摘要：在SoC設計中，信號之間的耦合會產生信號完整性問題，忽略信號完整性問題可能導致信號之間的串擾，可靠性，制造和系統性能也將降低，本文介紹了解決ASIC信號完整性問題的方法芯片設計。對于ASIC（專用集成電路）的設計，由于標準單元的應用，較短的開發周期和單元之間保護區域的松散分離，標準單元的性能被浪費。

 

因此，高端ASIC芯片設計的關鍵是確保以更短的開發時間交付高性能芯片。隨著工藝技術的發展，信號串擾的機會增加了。金屬布線層的數量持續增加：從0.35um工藝的4或5層到0.13um工藝中的7層以上的金屬布線層。隨著布線層數量的增加，相鄰的溝道電容器也增加。此外，復雜設計中電路門數量的當前激增使得必須連接更多和更長的互連。長線上的電阻將增加，并且越來越細的線也將導致電阻的增加，這是由于互連的橫截面的減小。

 

即使使用現有的銅線互連工藝也不能解決這個問題，但只會減慢解決電阻問題的時間。很明顯，這些相鄰信號線之間的影響主導了設計的決定，并且需要一個與過去不同的更精確的模型。一個信號對另一個信號的影響與信號之間的相對相位有關。對于具有一致相位的信號，連接到0.5mm長信號線上的小型接收器和發射器的受害網絡將加速30％。對于1mm長的信號線，受害者網絡將加速40％。

 

對于反相信號，連接0.5mm長信號線上的小接收器和發射器的受害網絡減速70％，當信號線長度為1mm時，信號減速超過100％。解決信號串擾問題的一種方法是增加金屬信號線之間的間隔。通過將信號線的間隔加倍，0.5mm信號線上的信號串擾可以從70％減少到20％。長信號線（1mm信號線）的干擾也將從100％減少到40％。

 

然而，信號之間的串擾仍然存在，并且將線間距加倍以減少信號之間的串擾的方法增加了芯片面積并使布線更加困難。

 

采取屏蔽措施解決上述問題的另一種方法是采取屏蔽措施。通過在字母線的兩側添加電源或地線，可以大大減少信號串擾。在系統中包含屏蔽措施還要求所有組件都具有良好的旁路，同時確保電源和接地應盡可能“干凈”。

 

實際上，從區域的角度來看，這種解決方案比線間距加倍還要差，因為在這種情況下，信號線間距是最小線間距的4倍，因此這種布置接地間隔的方法會增加復雜度。接線數量級。然而，對于一些信號線，屏蔽方法可能更合適，例如，時鐘線具有非常高的速度，并且最大的驅動器和緩沖器連接到這樣的信號線。鎖相環技術可補償驅動器和緩沖器上的額外信號延遲。

 

合適的布局布線確保在時鐘信號周圍形成隔離環境，從而最小化時鐘信號對數據信號的干擾。在這種方法中，設計工程師使用提取和分析工具來檢測易于出現信號完整性問題的區域，然后選擇其中一些區域并解決問題。如果信號線彼此隔離存在問題，重新布線可以解決問題。

 

更改驅動器大小并向受影響的網絡添加緩沖區相對簡單。邏輯綜合過程總是根據線路上負載的近似估計選擇合適的驅動器。通常，邏輯綜合總是選擇更強的驅動器來實現對預期負載的過度補償。然而，在物理設計完成之前，負載實際上是不可知的，并且與預期負載情況相比，實際負載可在70％至+ 200％的范圍內變化。最壞的情況可能是在短期??內驅動器太大而后面是一條負載很輕的長線。驅動問題的一個解決方案是使用緩沖區來分割長線。這個紅色使用線路的長度和耦合電容，還可以將緩沖器輸入的負載降低到單個負載水平。此技術可確保在緩沖區布局布線過程中進行微小更改，以確保實施基礎規劃和優化。在設計過程中添加靜態時間序列分析步驟可以處理噪聲和延遲問題。目標是集成步驟以將串擾和時序解決為單個進程。首先，這些工具在布局布線后提取寄生參數。其次，根據提取的負載模型計算信號延遲，而不考慮任何串擾的影響。然后在設計中標記這些提取的延遲，并且使用靜態時序分析工具來確定不正確的時序。在獲得時間序列窗口的第一個近似值之后，設計工程師加入由串擾引起的延遲并檢查時序是否超過指定的時間序列窗口。完整的設計過程需要實施三個靜態時間序列分析。