PCB互連設計技術包括測試，仿真和各種相關標準，其中測試是驗證各種仿真分析結果的方法和手段。優秀的測試方法和手段是保證PCB互連設計分析的必要條件，對于傳統的信號波形測試，主要重點應放在探頭引線的長度上，避免引入不必要的雜散尾纖。
本文主要討論互連測試技術的新應用和發展。近年來，隨著信號速率的不斷提高，測試對象發生了顯著變化，不再局限于傳統使用示波器來測試信號波形，電源噪聲，同步開關噪聲（SSN），抖動（抖動）逐漸成為PCB互連設計工程師的焦點，一些射頻現場儀器已被用于PCB互連設計。 PCB互連設計中常用的測試儀器包括頻譜分析儀，網絡分析儀，示波器以及這些儀器中使用的各種探頭和固定裝置，這些測試儀器的使用已經發生了顯著變化，以適應不斷增加的信號速率。
以這些測試儀器為工具，本文主要從以下幾個方面介紹了PCB互連設計和測試技術的發展。 1。
測試校準方法2。
無源器件的建模方法3。
電源完整性測試4。
本文最后介紹了時鐘信號抖動的測試方法，簡要介紹了未來測試技術的發展，并結合剛剛結束的DesignCon2005會議。校準方法在三種常用的測試儀器中，網絡分析儀的校準方法是最嚴格的，頻譜分析儀是第二種，示波器的校準方法是最簡單的。因此，我們主要討論網絡分析儀的校準方法。
網絡分析儀常用的校準方法有三種，Thru，TRL和SOLT。
有三種方法，Thru，TRL和SOLT Thru的本質是歸一化，學校在時間網絡分析儀（S21_C）上記錄的夾具的測試結果，在實際測試中，測試結果（S21_M）和S21_C被劃分直接地，即，獲得待測量部件的測試結果（S21_A）。直通校準忽略了由測試夾具中的不匹配和空間中的電磁耦合引起的反射，因此它具有最低的校準精度。
如果僅測試S21且測試精度要求不高，則可以使用該校準方法。在諸如PCBS的非同軸結構中，有時需要測試布線，穿孔，連接器等的特性。在這種情況下，測試儀器供應商不提供標準校準部件，并且測試儀很難做好電路，短路，匹配負載和其他校準部分在測試校準端口，因此，不能做傳統的SOLT校準。 TRL校準的優點是不需要標準校準，并且測試校準端口可以擴展到所需位置。
目前，在PCB結構測試中使用TRL校準已相對廣泛。 SOLT通常被認為是標準校準方法，在校準模型中總共有12個校準誤差參數，這些參數通過使用短路，開路，負載和直通來校準。
由于測試儀器供應商通常僅提供同軸校準器，因此SOLT校準方法不能用于非同軸結構。可以通過信號流程圖詳細分析所有三種校準方法，其中每個誤差參數在信號流程圖中具有相應的參數。通過信號流程圖，我們可以清楚地了解各種校準方法的誤差靈敏度，從而了解實際測試的誤差范圍。這里需要做的一點是，即使是標準的SOLT校準方法也會忽略校準模型中的五個誤差參數。通常，這五個誤差參數不會影響校準精度。
但是，如果在使用時不注意校準夾具的設計，會有一種不可否認的現象。頻譜分析儀內部提供標準信號源用于校準，僅需要通過測試夾具將內部標準源連接到輸入端口，校準大約需要10分鐘。
示波器的校準更簡單，將探頭連接到內部標準源，確認它，以及校準所需的時間大約是1分鐘。無源器件的測試和建模隨著信號速率的提高，無源器件在信號鏈路中的作用越來越重要，系統性能仿真分析的準確性往往取決于無源器件的模型精度。因此，無源器件的測試和建模正成為各個設備供應商的PCB互連設計的重要組成部分。有幾種常見的被動設備：1。
連接器2。
PCB布線和過孔3。
電容4.電感（磁珠）在設計高速信號完整性時，連接器對信號鏈路影響最大。對于常用的高速連接器，通常的做法是根據TRL校準方法執行校準夾具，并測試和建模連接器以進行仿真分析。 PCB布線和穿孔的測試建模方法與連接器類似，測試端口也使用TRL校準移動到所需位置，然后測試建模。電容模型已應用于信號完整性分析，主要用于電源完整性分析。業界最常用的電容建模儀器是阻抗分析儀和網絡分析儀，適用于不同的頻段，阻抗分析儀適用于低頻段，網絡分析儀適用于高頻段。如果您在特定的實際測試中使用網絡分析儀進行電源完整性測試，建議您在整個電容建模范圍內使用網絡分析儀，以確保建模和應用的一致性。由于電容器的阻抗很小，因此在使用網絡分析儀進行建模時通常會使用并行模式。
目前，業界在電容建模中沒有解決的問題是如何消除夾具與電容器之間的相互耦合，以減少夾具對建模結果的影響。在傳統的電源設計中，功耗（磁珠）通常是隔離的，以減少噪聲干擾。在實際設計中，通常會去除隔離電感（磁珠），降低電源接地噪聲。這是由于電感器（磁珠）和其他濾波器裝置的共振。為避免這種情況，有必要對電感（磁珠）進行建模并對其進行仿真以避免共振。
業界常用的電感（磁珠）建模方法也是利用網絡分析儀，具體方法與電容建模相似，不同的是電感（磁珠）建模時使用串聯，電容建模時使用并聯模式。上述幾種無源器件的建模主要用于信號完整性和電源完整性，近年來EMI的仿真分析逐漸發展，EMI無源器件的測試建模逐漸成為PCB互連設計的重點。
電容器的阻抗曲線如圖1所示。電源完整性測試隨著芯片功率的增加，工作電壓的降低，電源噪聲逐漸成為PCB互連設計中的關注對象。從測試對象的角度來看，電源完整性測試可分為兩個步驟，電源系統特性測試和電源接地噪聲測試。
前者是測試系統供電部分的性能（被動測試），后者是直接測試系統運行的電源接地噪聲（主動測試），同步開關噪聲也可歸類為電源地面噪音。在測試電力系統的性能時，網絡分析儀通常用于測試電力系統的自阻抗和傳輸阻抗。一般來說，供電系統的阻抗遠小于網絡分析儀系統的阻抗（50歐姆），所以測試只要直接校準就可以完成，使用公式S21 = Z / 25就可以得到阻抗電力系統。
圖2顯示了單板的功率阻抗特性。測試電源接地噪聲可以使用頻譜分析儀和示波器，頻譜分析儀的輸入端口不能連接到直流分量，因此在測試電源接地噪聲時，必須在測試夾具中連接直流阻斷。頻譜分析儀的輸入阻抗為50歐姆，供電網絡的阻抗一般為歐姆電平，因此測試夾具不會影響測量系統。
示波器的輸入阻抗隨設置而變化，以泰克的TDS784為例，其低頻上行頻率隨耦合模式和系統阻抗的變化而變化。上述方法是測試單板上的電源噪聲，真正影響芯片工作的是芯片內部的電源噪聲，需要使用同步開關噪聲測試來確定芯片內部的電源接地噪聲。該芯片具有N個IO端口，其中一個保持靜止，另一個N-1同時翻轉以測試固定網絡上的信號波形，即同步開關噪聲。
同步開關噪聲不僅包括電源接地噪聲，還包括封裝中不同信號之間的串擾。目前，沒有辦法將兩個完全區域分開。在一些高端產品中測試時鐘信號抖動，抖動逐漸成為產品性能的重要指標，這里僅就如何使用頻譜分析儀測試時鐘信號抖動和問題定位做一個簡單的介紹，數據信號抖動測試是沒有參與。在大多數系統中，時鐘由晶體或鎖相環產生。時鐘信號的抖動測試比較簡單，不需要高端測試儀器，使用普通頻譜分析儀可以做問題定位。理想的時鐘信號頻譜是一個干凈的離散頻譜，只有時鐘頻率倍增的一個分量。
如果時鐘信號是抖動，則在這些多個頻率附近出現旁瓣，并且抖動大小與這些旁瓣的功率大小成比例。使用頻譜分析儀測試時鐘抖動的具體方法是在時鐘信號鏈路上找到任何可測試點，通過DC阻塞將點信號連接到頻譜分析儀，并觀察測試結果。由于測試夾具是線性系統，因此無需擔心生成新的光譜組件。前一個時鐘全部由晶體或PLL產生，在這種情況下，引入時鐘抖動的重要原因是晶體或鎖相環的功率噪聲。使用前面描述的方法測試晶體或PLL的功率噪聲，與時鐘頻譜中的旁瓣相比，我們基本上可以確定時鐘抖動的原因。
該問題的解決方案是根據時鐘頻譜的旁瓣重新設計晶體或PLL的濾波器電路，并且通常，可以通過合理地選擇濾波器電容來解決這些問題。 DesignCon2005的技術方向DesignCon是每年互聯技術領域的第一次大會，以及今年的DesignCon2005年度大會，主要有以下技術趨勢：1。
簡單的電源完整性仿真和測試在業界得到了很多應用，不再是分析工作中的難點。 2。
電容器和電感器（磁珠）的建模已在工業中普及，并且其方法已得到改進。 3。
PCB互連設計注重封裝運動，板級分析已較為成熟，同步開關噪聲模擬和測試已逐漸成為業界關注的問題。 4.抖動（抖動）的測試方法和標準逐漸成為業界關注的問題，許多測試設備廠商在會議上推出了自己的抖動分析儀。
