信號完整性是指信號線上信號的質量，即信號在電路中以正確的時序和電壓響應的能力。如果電路中的信號能夠以所需的時間序列，持續時間和電壓幅度到達接收器，則可以確定該電路具有良好的信號完整性。
相反，當信號沒有正確響應時，存在信號完整性問題。隨著高速器件的使用和高速數字系統的設計，系統數據速率，時鐘速率和電路密度都在增加。
在該設計中，系統具有快速斜率瞬變和高工作頻率，并且電纜，互連，印刷板（PCBS）和晶片將表現出與低速設計（即信號完整性問題）非常不同的行為。信號完整性問題可能導致或直接導致諸如信號失真，定時錯誤，不正確的數據，地址，控制線和系統錯誤，甚至導致系統崩潰，這已成為高速產品設計中非常值得注意的問題。
本文首先介紹了PCB信號完整性問題，然后闡述了PCB信號完整性的步驟，最后介紹了如何保證PCB設計信號完整性的方法。
PCB信號完整性問題包括：
PCB的信號完整性問題主要包括信號反射，串擾，信號延遲和定時誤差。 1，反射：當信號在傳輸線上傳輸時，當高速PCB上傳輸線的特征阻抗與信號的源阻抗或負載阻抗不匹配時，信號會反射，從而使信號波形出現過沖，下降和由此產生的振鈴現象。過沖（過沖）是指信號跳變的第一個峰值（或谷值），它是高于功率電平或低于參考地電平的附加電壓效應; a Down（Undershoot）是信號跳轉的下一個谷值（或峰值）。
過大的過沖電壓往往會對設備造成長期影響，較低的脈沖會降低噪聲容限，振鈴時間增加所需信號穩定，從而影響系統時序。 2，串擾：在PCB中，串擾是指當信號在傳輸線上傳播時，由于電磁能量通過互電容和互感耦合到相鄰傳輸線產生的非預期噪聲干擾，它是由在相互作用的相同區域中的電磁場的不同結構。相互電容觸發耦合電流，稱為電容串擾，而互感觸發耦合電壓，稱為感知串擾。
在PCB上，串擾與線的長度，信號線的間距以及參考接地平面的條件有關。 3，信號延遲和定時誤差：信號在PCB線上以有限的速度傳輸，信號從驅動端發射到接收端，在此期間存在傳輸延遲。
信號延遲過大或信號延遲不匹配可能導致定時錯誤和邏輯器件功能混亂。基于信號完整性分析的高速數字系統的設計和分析不僅可以有效提高產品性能，還可以縮短產品開發周期，降低開發成本。隨著數字系統向高速高密度化的發展，掌握這種設計工具是非??常迫切和必要的。在信號完整性分析模型和計算分析算法的不斷改進和完善中，利用信號完整性進行計算機設計和分析的數字系統設計方法將得到廣泛而全面的應用。
PCB信號完整性的步驟：
1，預設計工作的準備在設計開始之前，有必要先考慮并確定設計策略，以指導諸如元件選擇，工藝選擇和電路板生產成本控制等工作。
在SI的情況下，進行預先研究以形成規劃或設計指南，以確保設計結果中沒有明顯的SI問題，串擾或時序問題。
2，電路板的級聯
有些項目組在確定PCB層數方面有很多自主權，而其他項目組則沒有，因此了解自己的位置非常重要。其他重要問題包括：預期的制造公差是多少？電路板上的預期絕緣常數是多少？線寬和間距允許的誤差是多少？連接層和信號層的厚度和間距允許誤差是多少？
所有這些信息都可以在預接線階段使用。根據以上數據，您可以選擇級聯。請注意，幾乎每個插入另一個電路板或背板的PCB都有厚度要求，并且大多數電路板制造商對它們可以制造的不同類型的層具有固定的厚度要求，這將極大地限制最終級聯的數量。您可能希望與制造商密切合作以定義級聯數量。
應使用阻抗控制工具生成不同層的目標阻抗范圍，同時考慮制造商提供的制造允許誤差和相鄰布線的影響。理想情況下，在完全信號完整性的理想情況下，所有高速節點都應連接在阻抗控制內層（例如，帶狀線）中。為了使SI最佳并且保持電路板去耦，接地/電源層應盡可能成對放置。如果你只能有一對接地/電源層，你就會在那里。如果根本沒有電源層，您可能會根據定義遇到SI問題。
在定義未定義信號的返回路徑之前，您可能還會遇到難以模擬或模擬電路板性能的情況。
3，串擾和阻抗控制來自相鄰信號線的耦合將引起串擾并改變信號線的阻抗。相鄰并行信號線的耦合分析可以確定信號線之間或各種信號線之間的“安全”或預期間隔（或平行布線長度）。例如，要將時鐘與數據信號節點的串擾限制為100mV，但為了保持信號線平行，您可以計算或模擬以找到任何給定布線層上信號之間的最小允許間距。
同時，如果設計包含阻抗重要節點（或時鐘或專用高速存儲器架構），則必須將布線放置在一層（或多層）上以獲得所需的阻抗。
4，重要的高速節點延遲和時滯是時鐘布線必須考慮的關鍵因素。由于嚴格的時序要求，該節點通常必須使用終端設備來實現最佳的SI質量。
要預先識別這些節點，請計劃調整組件的布局和布線所需的時間，以便調整指向信號完整性設計的指針。
5.技術選擇不同的驅動技術適用于不同的任務。信號是點對點還是稍微多點？信號是從電路板輸出還是留在同一塊電路板上？什么是允許的時間延遲和噪聲容限？作為信號完整性設計的通用標準，轉換速度越慢，信號完整性越好。 50MHZ時鐘沒有理由采用500PS上升時間。
2-3NS擺頻控制裝置足夠快以保證SI質量并有助于解決輸出同步切換（SSO）和電磁兼容性（EMC）等問題。在新的FPGA可編程技術或用戶定義的ASIC中，可以發現驅動技術的優越性。使用這些自定義（或半可自定義）設備，您可以有很大的空間來選擇驅動器幅度和速度。
在設計開始時，滿足FPGA（或ASIC）設計時間要求，并確定適當的輸出選項，包括引腳選擇（如果可能）。在此設計階段，從IC供應商處獲得合適的仿真模型。
為了有效地覆蓋SI仿真，您將需要SI仿真器和相應的仿真模型（可能是IBIS模型）。
最后，在預接線和布線階段，您應該建立一系列設計指南，包括：目標層阻抗，布線間距，首選器件工藝，關鍵節點拓撲和端接規劃。
6，預接線階段
預編程SI編程的基本過程是首先定義輸入參數的范圍（驅動幅度，阻抗，跟蹤速度）和可能的拓撲范圍（最小/最大長度，短長度等），然后運行每個可能的組合模擬，分析時序和SI模擬結果，最后找到可接受的值范圍。接下來，工作范圍被解釋為PCB布線的布線約束。可以使用不同的軟件工具來執行這種類型的“清理”準備，并且布線程序可以自動處理這種布線約束。
對于大多數用戶來說，時序信息實際上比SI結果更重要，互連模擬的結果可以改變布線以調整信號路徑的時序。在其他應用中，此過程可用于確定與系統時序指針不兼容的引腳或器件的布局。此時，可以完全識別需要手動布線的節點或不需要終止的節點。
對于可編程器件和ASIC，此時還可以調整輸出驅動器的選擇，以改善SI設計或避免使用分立終端器件。
7.布線后的SI仿真通常，SI設計指南使得在實際布線完成后很難確保沒有SI或定時問題。即使設計是由指南引導的，除非您能夠自動連續檢查設計，否則無法保證設計完全符合指南，因此不可避免地存在問題。布線后SI仿真檢查將允許系統性地破壞（或改變）設計規則，但這僅僅是出于成本考慮或嚴格的布線要求所必需的。
8.制造后階段上述措施可以保證電路板的SI設計質量，電路板組裝完成后，仍然需要使用示波器或TDR將電路板放置在測試平臺上（時域）反射器）測量，真實電路板和模擬預期結果進行比較。
這些測量可以幫助您改進模型和制造參數，以便在下一次預設計研究工作中做出更好（更少約束）的決策。
9，模型的選擇有許多關于模型選擇的文章，執行靜態時序驗證的工程師可能已經注意到盡管所有數據都可以從設備數據表中獲得，但仍然很難建立模型。 SI仿真模型相反，模型易于構建，但模型數據難以獲得。從本質上講，唯一可靠的SI模型數據來源是IC供應商，他必須與設計工程師保持默契合作。
IBIS模型標準提供了一致的數據載體，但IBIS模型的建立及其質量保證成本高昂，IC供應商仍需要推動這項投資的市場需求，而板制造商可能是唯一的需求方市場。
PCB設計方法確保信號完整性：
通過總結影響信號完整性的因素，PCB設計過程可確保信號完整性，可從以下幾個方面加以考慮。
（1）電路設計考慮因素。包括控制同步開關輸出的數量，控制每個單元的最大邊沿速率（dI / dt和dV / dt）以獲得最低和可接受的邊沿速率，為高輸出功能塊（例如時鐘驅動器）選擇差分信號，并將無源元件（如電阻，電容等）連接到傳輸線的上端，實現傳輸線和負載之間的阻抗匹配。
（2）最小化并行布線的長度。
（3）組件應遠離I / O互連接口和其他易受干擾和耦合的區域，以盡量減少組件之間的放置間隔。
（4）縮短信號線與參考平面之間的距離。
（5）降低接線阻抗和信號驅動電平。
（6）終端匹配。可以添加終端匹配電路或匹配組件。
（7）避免并聯布線，在布線之間提供足夠的布線間隔，減少電感耦合。
