1混合集成電路（Hybrid Integrated Circuit）是由半導體集成工藝和厚（薄）膜工藝組合而成的集成電路。該混合集成電路是一種用于生產厚膜或薄膜元件及其互連的成膜方法，并且在同一基板中將分離的半導體芯片，單片集成電路或微元件混合組裝，再加上封裝。
它具有組裝密度大，可靠性高，電氣性能好的特點。隨著電路板尺寸的減小，布線密度的增加和工作頻率的增加，電路中的電磁干擾現象越來越突出，電磁兼容問題成為電子設備正常運行的關鍵。系統。
電路板的電磁兼容設計成為系統設計的關鍵。
2電磁兼容原理
電磁兼容性是指電子設備??和電源在某些電磁干擾環境下正常可靠工作的能力，以及電子設備和電源限制自身產生電磁干擾，避免干擾周圍其他電子設備的能力。他們。
任何電磁干擾的發生必須具備三個基本條件：第一，有干擾源，即產生有害的電磁場裝置或設備;第二，有一種方法來傳播干擾，通常認為有兩種方式：傳導耦合模式和輻射耦合模式，第三種是具有易受干擾的敏感設備
因此，解決電磁兼容問題應針對電磁干擾的三個要素，逐一解決：降低干擾成分的干擾強度，切斷干擾的傳播，降低系統干擾的靈敏度。混合集成電路設計中的電磁干擾是：傳導干擾，串擾干擾和輻射干擾。在解決EMI問題時，首先要確定發射源的耦合路徑是傳導，輻射還是串擾。
如果在包含附近信號的導向器附近出現高振幅的瞬態電流或快速上升的電壓，則電磁干擾的問題主要是串擾。如果干擾源和敏感設備之間存在完整的電路連接，則是傳導干擾。
輻射干擾發生在傳輸高頻信號的兩條平行線之間。
3電磁兼容性設計在混合集成電路的電磁兼容性設計中，首先要進行功能測試，測試電磁兼容性指標是否能滿足方案確定的電路要求，并將參數修改為如果不滿足則達到指標，如發射功率，工作頻率，重新選擇設備等。第二是做保護設計，包括過濾，屏蔽，接地和拼接設計。第三是做好調整設計的布局，包括檢查的整體布局，元件和電線布局檢查。
通常，電路的電磁兼容性設計包括：工藝和部件的選擇，電路布局和導體的敷設等。
3.1工藝和組件的選擇混合集成電路有三種制造工藝，單層膜，多層厚膜和多層共燒厚膜。薄膜工藝可以生產用于高密度混合電路的小尺寸，低功率和高電流密度元件，具有高質量，穩定性，可靠性和靈活性，適用于高速高頻和高封裝密度電路。但是，只能進行單層布線，成本高。多層厚膜工藝可以以較低的成本制造多層互連電路，從電磁兼容性的角度來看，多層布線可以減少電路板的電磁輻射，提高電路板的抗干擾能力。因為可以設置特殊的功率層和層，所以信號和地線之間的距離僅是層間距離。
通過這種方式，可以最小化電路板上所有信號的環路面積，從而有效地減少差模輻射。其中，多層共燃厚膜技術具有更多優勢，是目前被動整合的主流技術。它可以實現更多層布線，易于埋設元件，提高裝配密度，具有良好的高頻特性和高速傳輸特性。
此外，與薄膜技術具有良好的兼容性，薄膜技術將混合多層電路與更高的裝配密度和更好的性能相結合。 混合電路中的有源器件一般選擇裸芯片，沒有裸芯片可以選擇相應的封裝芯片，為了獲得最佳的EMC特性，盡量選擇表貼片芯片。 在滿足產品技術規格的前提下選擇芯片，盡量選擇低速時鐘。 在HC中不能使用ac，cmos4000可以在沒有HC的情況下完成。
電容應具有低等效串聯電阻，可避免對信號造成大的衰減。
混合電路的封裝可采用切割金屬的底蓋和殼蓋，平行縫焊具有良好的屏蔽效果。
3.2電路布局在混合微電路的布局劃分中，首先應考慮三個主要因素：輸入/輸出引腳數，器件密度和功耗。
一個實際的規則是片狀元件占據基板的20％的面積，并且每平方英寸的耗散功率不大于2W。在器件布局中，原則上，相互關聯的器件應盡可能接近，數字電路，模擬電路和電源電路分開放置，高頻電路和低頻電路分開放置。容易發生噪聲的器件，小電流電路，大電流電路等應盡可能遠離邏輯電路。主要的干擾和輻射源，如時鐘電路和高頻電路，應分開布置，遠離敏感電路。
輸入和輸出芯片應位于靠近混合電路封裝的I / O插座上。高頻元件盡可能縮短連接間距，減少分布參數和相互之間的電磁干擾，容易受到干擾，元件不能太靠近，輸入和輸出盡可能遠。振蕩器盡可能靠近使用時鐘芯片的位置，并遠離信號接口和低電平信號芯片。
元件應平行或垂直于基板的一側，盡可能使元件平行排列，這不僅會降低元件之間的分布參數，而且符合混合電路制造工藝，易于生產。在混合電路基板上，應布置引線焊盤的電源和接地，優選均勻分布許多電源和接地I / O連接。
裸芯片的安裝區域連接到最負電位平面。
當選擇多層混合電路時，電路板的層間布置隨特定電路而變化，但通常具有以下特性。
（1）電源和內層的形成分布，可視為屏蔽層，可以很好地抑制電路板固有的共模射頻干擾，降低高頻電源的分布阻抗。
（2）電源板和接地層盡可能彼此相鄰，一般平面位于電源平面上方，這樣層間電容可用作電源的平滑電容，同時接地平面給電源平面分配的輻射電流起到屏蔽作用。
（3）布線層應盡可能與電源或接地層相鄰，以產生助焊劑消除效果。
3.3導線布局在電路設計中，往往只注意提高布線密度，或追求均勻布局，忽略線路布局對防止干擾的影響，使大量信號輻射到空間形成干擾，可能導致更多的電磁兼容問題。
因此，良好的布線是設計成功的關鍵。
3.3.1接地線的布局接地線不僅是電路工作的潛在參考點，還可以用作信號的低阻抗環路。地線上更常見的干擾是接地回路電流引起的接地回路干擾。解決這種干擾問題相當于解決了大多數電磁兼容問題。地線上的噪聲主要影響數字電路的地電平，而數字電路輸出低于法線，這對地線的噪聲更敏感。對地線的干擾不僅可能導致電路的錯誤動作，還會引起傳導和輻射發射。
因此，減少這些干擾的重點是最小化地線的阻抗（對于數字電路，降低接地電感尤為重要）。
地面布局應注意以下幾點：
（1）根據不同的電源電壓，數字電路和模擬電路分別設置地線。 （2）公共地線盡可能大膽。當使用多層厚膜工藝時，可以專門設置地面，這有助于減小環路面積，但也降低了接收天線的效率。
并可用作信號線的屏蔽體。
（3）應避免梳理接地線，這種結構使信號回流回路非常大，會增加輻射和靈敏度，而芯片之間的公共阻抗也可能引起電路誤動作。
（4）當電路板上安裝了多個芯片時，會有在地線上有很大的電位差，地線應設計成閉環，以提高電路的噪聲容限。
（5）具有模擬和數字功能的電路板，通常在模擬和數字位置分開，僅在電源處連接。
3.3.2電源線的布局通常，除電磁輻射直接引起的干擾外，電源線引起的電磁干擾最常見。
因此，電源線的布局也很重要，通常應遵循以下規則。 （1）電源線盡可能靠近地線，以減少供電回路面積，差模輻射小，有助于減少電路干擾。
不同電源的電源回路彼此不重疊。 （2）采用多層工藝時，模擬電源與數字電源分開，避免相互干擾。
不要將數字電源與模擬電源重疊，否則會產生耦合電容并破壞分離度。 （3）電源平面和接地平面可以用完全介質分開，當頻率和速度很高時，應選擇低介電常數介質漿料。
電源平面應靠近接地平面并布置在接地平面下，以屏蔽電源平面分布的輻射電流。 （4）芯片的電源引腳和接地引腳之間應該去耦。
去耦電容采用0.01uF芯片電容，應接近芯片安裝，使去耦電容電路區盡可能。
（5）選擇SMD芯片時，盡量選擇電源引腳和接地引腳更靠近芯片，可以進一步減小去耦電容的供電回路面積，有利于實現電磁兼容性。
3.3.3信號線的布局當使用單層薄膜工藝時，一種簡單而合適的方法是首先敷設地線，然后是關鍵信號，如高速時鐘信號或接近它們的敏感電路接地回路布局，最后到其他電路接線。
信號線的排列最好根據信號的流程順序排列，以使電路板上的信號順利進行。如果要使EMI最小化，請保持信號線盡可能靠近它所構成的回流信號線，以使環路面積盡可能小以避免輻射干擾。低電平信號通道不能靠近高電平信號通道和非濾波電源線，噪聲敏感布線不應與大電流和高速開關線平行。如果可能，將所有關鍵線排列成帶狀線。不兼容的信號線（數字和模擬，高低速，大電流和小電流，高壓和低壓等）應該相互遠離，不要走平行線。
信號之間的串擾對相鄰平行線的長度和行間距非常敏感，因此盡可能地使高速信號線和其它并行信號線之間的間隔大大減小，并且平行長度變窄。引導帶的電感與其長度和長度的對數成比例，并與其寬度的對數成反比。因此，導帶應盡可能短，同一組件的地址線或數據線盡量保持相同的長度，盡可能避免電路的輸入和輸出線相鄰平行，優選地，在接地線之間，可以有效地抑制串擾。
低速信號的布線密度可以比較大，高速信號的布線密度應該盡可能小。
在多層厚膜工藝中，除了遵守單層布線規則外還應注意：盡量設計一個單獨的地面，信號層布置是相鄰的形成。不使用時，必須在高頻或敏感電路附近設置地線。分布在不同層上的信號線方向應相互垂直，這樣可以減小線間電場與磁場之間的耦合干擾。同一層上的信號線保持一定的間隔，優選地通過相應的地線環路隔離，減少了線路之間的信號串擾。每條高速信號線限于同一層。
信號線不應太靠近基板邊緣，否則會引起特征阻抗的變化，容易產生邊緣場，增加向外輻射。
3.3.4時鐘線的布局時鐘電路在數字電路中起著重要作用，它也是電磁輻射產生的主要來源。沿輻射能譜上升2ns的時鐘信號可達到160MHz。因此，時鐘電路的設計是確保整個電路實現電磁兼容性的關鍵。
關于時鐘電路的布局，注意以下注意事項：
（1）不要使用菊花鏈結構傳輸時鐘信號，而應采用星形結構，即所有時鐘負載與時鐘電源驅動器直接相連。
（2）連接到晶體輸入/輸出端的所有導帶盡可能短，以減少噪聲干擾和分布電容對晶體振動的影響。 （3）晶體電容接地線應使用盡可能寬和短的導帶連接到器件，并且應使最接近晶體振動的數字引腳最小化。
