隨著速度和高密度電路設計的發展趨勢，QFN封裝已被用于0.5mm間距或甚至更小的間距。隨著傳輸速率的提高，小間距QFN器件引入的PCB線扇出區域的串擾問題也越來越突出。對于8Gbps及以上的高速應用，應注意避免此類問題，并為高速數字傳輸鏈路提供更多余量。

 

本文對PCB設計中小間距QFN封裝引入的串擾抑制方法進行了仿真分析，為此類設計提供了參考。

 

首先，問題分析在PCB設計中，QFN封裝器件通常使用微帶線從頂層或底層扇出。對于小間距QFN封裝，需要注意微帶線之間的距離和扇出區域中行走線的長度。

圖1是0.5間距QFN封裝的尺寸圖。

0.5間距QFN封裝的尺寸圖

圖II是采用0.5mm間距QFN封裝的6層PCB設計，典型的1.6mm板厚：

QFN封裝PCB設計頂層布線

差分線寬/線距為：8/10，線距參考層7MIL，FR4板。

PCB差分線間距和層壓板

從上面的設計中我們可以看出，在扇出區域中，間距和線間距內的差異是相等的，這將增加差分對之間的串擾。

差分模式端口定義和串擾仿真結果

 

圖IV是上述設計的差模的近端串擾和遠端串擾的模擬結果，其中D1~D6是差分端口。

 

從仿真結果可以看出，即使在行走線較短的情況下，端口D1到D2的差異接近5GHz的串擾在-40db以上，在10GHz達到-32db，15GHz的遠端串擾達到-40db。對于10Gbps及以上的應用，有必要

 

串擾經過優化，可將串擾控制在-40db以下。

 

II。優化方案分析

 

對于PCB設計，更直接的優化方法是使用緊耦合差分布線，增加差分對之間的行間距，并減少差分對之間的平行線距離。

圖V是使用緊耦合差分線進行上述設計的串擾優化示例：

緊耦合差分接線圖

圖VI是上述設計的差模的近端串擾和遠端串擾的仿真結果：

緊耦合檢查端口定義和串擾模擬結果

從優化的仿真結果可以看出，采用緊耦合增加差分對之間的間距可以減小差分對之間的近端串擾，在0~20g的頻率范圍內為4.8~6.95db。在5g~20g的頻率范圍內，遠端串擾減少約1.7~5.9db。

近端/遠端串擾優化統計除了在布線期間打開差分對之間的間距和減小平行距離之外，我們還可以調整差分線布線層與參考平面之間的距離以抑制串擾。參考層越近，抑制串擾越有利。

在緊耦合布線方法的基礎上，我們將頂層與其參考層之間的距離調整為7mil至4mil。

疊加調整圖

基于上述優化仿真，仿真結果如下：

層疊調整后串擾的仿真結果值得注意的是，當我們調整線與參考平面之間的距離時，差分線的阻抗也會發生變化，需要調整差分布線以滿足目標阻抗的要求。在芯片的SMT焊盤距離變小之后，阻抗也將變得更低，并且SMT焊盤的阻抗需要在SMT焊盤的參考平面上被優化。

特定挖空的尺寸需要根據堆垛情況通過模擬確定。

QFN焊板層壓調整后阻抗優化圖

從仿真結果可以看出，在調整線與參考平面之間的距離后，利用緊耦合增加差分對之間的間距可以使差分對之間的近端串擾減小8.8~12.3。 db在0~20g的頻率范圍內。遠端串擾在0~20g范圍內減小2.8~9.3db。

近端/遠端串擾優化統計

 

III。結論通過仿真優化，我們可以減少由PCB上的小間距QFN封裝引起的近端差分串擾8~12db，dista