（SI）問題越早，設計效率越高，從而避免在電路板設計完成之前添加終端設備。

 

SI設計規劃有許多工具和資源，本文探討了信號完整性的核心問題以及解決SI問題的幾種方法，忽略了設計過程的技術細節。 1 SI問題隨著IC輸出開關速度的增加，無論信號周期如何，幾乎所有設計都遇到信號完整性問題。

 

 

即使您過去沒有遇到SI問題，但隨著電路運行頻??率的增加，未來必然會遇到信號完整性問題。信號完整性問題主要指信號過沖和阻尼振蕩現象，主要是IC驅動幅度和跳躍時間的函數。也就是說，即使布線拓撲沒有改變，只要芯片變得足夠快，現有設計將處于臨界狀態或停止工作。

 

 

我們使用兩個例子來說明信號完整性設計是不可避免的。在通信領域，尖端的電信公司正在生產用于語音和數據交換的高速電路板（高于500MHz），而成本并不是特別重要，并且可以盡可能多地使用多層板。

 

 

這樣的電路板可以完全接地并且易于形成電源回路，而且還可以根據需要使用大量的離散終端設備，但設計必須正確，不能處于臨界狀態。 SI和EMC專家在布線之前執行模擬和計算，然后電路板設計遵循一系列非常嚴格的設計規則，如果有疑問，可以增加端接設備以獲得盡可能多的SI安全裕度。在電路板的實際工作過程中，總會出現一些問題，因此，通過使用可控阻抗端接線，可以避免SI問題。

 

 

簡而言之，超標準設計解決了SI問題。

 

以下描述了設計過程的常見SI設計指南。 2設計開始前的設計前準備工作，首先要考慮并確定設計策略，以指導組件選擇，工藝選擇和電路板生產成本控制等工作。在SI的情況下，進行預先研究以形成規劃或設計指南，以確保設計結果中沒有明顯的SI問題，串擾或時序問題。 IC制造商可以提供一些設計指南，但是，芯片供應商提供的指南（或您自己設計的指南）存在限制，根據該指南，滿足SI要求的電路板可能根本不設計。

 

 

如果設計規則很簡單，則無需設計工程師。

 

在實際布線之前，首先需要解決以下問題，這些問題在大多數情況下會影響您正在設計（或考慮設計）的電路板，如果電路板的數量很大，這是很有價值的。 3級聯電路板一些項目組在確定PCB層數方面有很大的自主權，而其他項目組則沒有，因此了解自己的位置非常重要。與制造和成本分析工程師溝通可以確定電路板的級聯誤差，這也是發現電路板制造公差的好機會。

 

 

例如，如果指定一個50Ω阻抗控制層，制造商如何測量并確保該值？其他重要問題包括：預期的制造公差是多少？電路板上的預期絕緣常數是多少？線寬和間距允許的誤差是多少？連接層和信號層的厚度和間距允許誤差是多少？

 

 

所有這些信息都可以在預接線階段使用。根據以上數據，您可以選擇級聯。請注意，幾乎每個插入另一個電路板或背板的PCB都有厚度要求，并且大多數電路板制造商對它們可以制造的不同類型的層具有固定的厚度要求，這將極大地限制最終級聯的數量。您可能希望與制造商密切合作以定義級聯數量。

 

 

應使用阻抗控制工具生成不同層的目標阻抗范圍，同時考慮制造商提供的制造允許誤差和相鄰布線的影響。理想情況下，對于信號完整性，所有高速節點都應連接在阻抗控制內層（例如，帶狀線），但實際上，工程師必須經常使用外層來實現使用全部或部分高速節點。為了使SI最佳并且保持電路板去耦，接地/電源層應盡可能成對放置。如果你只能有一對接地/電源層，你就會在那里。如果根本沒有電源層，您可能會根據定義遇到SI問題。

 

在定義未定義信號的返回路徑之前，您可能還會遇到難以模擬或模擬電路板性能的情況。 4串擾和阻抗控制來自相鄰信號線的耦合將導致串擾并改變信號線的阻抗。相鄰并行信號線的耦合分析可以確定信號線之間或各種信號線之間的“安全”或預期間隔（或平行布線長度）。例如，要將時鐘與數據信號節點的串擾限制在100mV，但為了保持信號線平行，您可以計算或模擬以找到任何給定布線層上信號之間的最小允許間距。同時，如果設計包含對阻抗很重要的節點（或時鐘或專用高速存儲器架構），則必須將布線放在一層（或多層）上以獲得所需的阻抗5重要的高速節點延遲和時滯是時鐘布線必須考慮的關鍵因素。由于嚴格的時序要求，該節點通常必須使用終端設備來實現最佳的SI質量。

 

要預先識別這些節點，請計劃調整組件的布局和布線所需的時間，以便調整指向信號完整性設計的指針。 6技術不同驅動技術的選擇適用于不同的任務。信號是點對點還是稍微多點？是從電路板輸出的信號還是留在同一塊電路板上？什么是允許的時間延遲和噪聲容限？作為信號完整性設計的通用標準，轉換速度越慢，信號完整性越好。 50MHZ時鐘沒有理由采用500PS上升時間。

 

2-3NS擺頻控制裝置足夠快以保證SI質量并有助于解決輸出同步切換（SSO）和電磁兼容性（EMC）等問題。在新的FPGA可編程技術或用戶定義的ASIC中，可以發現驅動技術的優越性。使用這些自定義（或半可自定義）設備，您可以有很大的空間來選擇驅動器幅度和速度。

 

 

 

在設計開始時，滿足FPGA（或ASIC）設計時間要求，并確定適當的輸出選項，包括引腳選擇（如果可能）。在此設計階段，從IC供應商處獲得合適的仿真模型。

 

 

為了有效地覆蓋SI仿真，您將需要SI仿真器和相應的仿真模型（可能是IBIS模型）。

 

最后，在預接線和布線階段，您應該建立一系列設計指南，包括：目標層阻抗，布線間距，首選器件工藝，關鍵節點拓撲和端接規劃。

 

 

7預接線階段預接線的基本過程SI編程首先要定義輸入參數的范圍（驅動幅度，阻抗，跟蹤速度）和可能的拓撲范圍（最小/最大長度，短長度等），然后運行每種可能的模擬組合，分析時序和SI模擬結果，最后找到可接受的值范圍。接下來，工作范圍被解釋為PCB布線的布線約束。可以使用不同的軟件工具來執行這種類型的“清理”準備，并且布線程序可以自動處理這種布線約束。

 

 

對于大多數用戶來說，時序信息實際上比SI結果更重要，互連模擬的結果可以改變布線以調整信號路徑的時序。在其他應用中，此過程可用于確定與系統時序指針不兼容的引腳或器件的布局。此時，可以完全識別需要手動布線的節點或不需要終止的節點。

 

對于可編程器件和ASIC，此時還可以調整輸出驅動器的選擇，以改善SI設計或避免使用分立終端器件。在通常對SI仿真進行布線之后，SI設計指導規則很難確保在沒有SI或定時問題的情況下完成實際布線。即使設計是由指南引導的，除非您能夠自動連續檢查設計，否則無法保證設計完全符合指南，因此不可避免地存在問題。

 

布線后SI仿真檢查將允許系統地破壞（或改變）設計規則，但這僅僅是出于成本考慮或嚴格的布線要求所必需的。 9，以上措施可以保證電路板的SI設計質量，電路板組裝完成后，仍然需要將電路板放在測試平臺上，使用示波器或TDR（時域反射器）測量，將實際電路板與模擬預期結果進行比較。

 

這些測量可以幫助您改進模型和制造參數，以便在下一次預設計研究工作中做出更好（更少約束）的決策。 10個模型的選擇有很多關于模型選擇的文章，執行靜態時序驗證的工程師可能已經注意到盡管所有數據都可以從設備數據表中獲得，但仍然很難構建模型。 SI仿真模型相反，模型易于構建，但模型數據難以獲得。從本質上講，唯一可靠的SI模型數據來源是IC供應商，他必須與設計工程師保持默契合作。 IBIS模型標準提供了一致的數據載體，但IBIS模型的建立及其質量保證成本高昂，IC供應商仍需要推動這項投資的市場需求，而板制造商可能是唯一的和市場。