PCB仿真和DDR3內存設計

 

1概述今天的計算機系統DDR3內存技術得到了廣泛應用，數據傳輸速率已經反復推廣，現在高達1866Mbps。

 

在這種高速總線的條件下，為保證數據傳輸質量的可靠性，滿足并行總線的時序要求，對設計實現提出了很大的挑戰。

 

本文主要采用Cadence公司的時域分析工具對DDR3設計進行定量分析，介紹影響DDR3時序分析信號完整性的主要因素，通過對結果的分析來改進和優化設計，提高信號質量。它的可靠性和安全性大大提高。

 

2 DDR3簡介DDR3內存類似于DDR2內存，包含2個控制器和內存部分，全部使用源同步定時，即所選通信號（時鐘）不是由單獨的時鐘源發送，而是由驅動芯片發送。

 

它具有比DR2更高的數據傳輸速率，高達1866MBPS; DDR3還使用8位預取技術，這顯著增加了存儲帶寬，其工作電壓為1.5V，確保在相同頻率下降低功耗。 DDR3接口設計難以實現，它采用獨特的Fly-by拓撲結構，采用“寫均衡”技術來控制器件的內部偏移時序等有效措施。

 

雖然它在確保設計實現和信號完整性方面發揮著作用，但實現高頻率和帶寬的存儲系統并不全面，因此有必要進行仿真分析以確保設計實現和信號質量的完整性。

 

3仿真分析DDR3仿真分析結合項目進行說明：選用PowerPC 64位雙核CPU模塊，該模塊采用美光公司的MT41J256M16HA-125IT進行內存。

 

飛思卡爾公司對P5020進行處理器分析，模塊配置內存總線數據傳輸速率為1333MT / s，模擬頻率為666MHz。

 

3.1預模擬準備在分析之前，有必要根據DDR3的阻抗與PCB制造商進行通信，以確認其層疊結構。確保高速傳輸中傳輸線性能的關鍵是連續特性阻抗，確定高速PCB信號線在一定范圍內的阻抗控制，使印刷電路板成為“可控阻抗板” ，這是模擬分析的基礎。

 

DDR3總線的單線阻抗為50Ω，差分線性阻抗為100Ω。設置分析網絡終端的電壓值，包括被分析設備的被動設備分配模型，確定設備類屬性，并確保設備引腳屬性（輸入輸出，電源接地等）......