當前高速數字系統的時鐘頻率可高達數萬億赫茲，其快速斜率瞬態和極高的工作頻率以及較大的電路密度將使系統顯示出與低速設計截然不同的行為，存在信號完整性問題。破壞信號完整性將直接導致信號失真，定時錯誤以及生成錯誤的數據，地址和控制信號，從而導致系統無法正常工作甚至導致系統崩潰。
因此，信號完整性問題已經引起了高速數字電路設計者越來越多的關注。
1信號完整性問題及其產生機制信號完整性SI（信號完整性）涉及傳輸線上的信號質量和信號時序的準確性。對于數字系統中的邏輯1和0，始終存在相應的參考電壓，如圖1（a）所示：高于ViH的電平為邏輯1，而低于Vil的電平被視為邏輯0，陰影區域在圖中可以被認為是一個不確定的狀態。從圖1（b）可以看出，實際信號總是有上下沖壓和振鈴，其振蕩水平很可能落入陰影部分的不確定區域。信號的傳輸延遲將直接導致不準確的時序，如果時序不夠合適，則可能會得到不準確的邏輯。例如，如果信號傳輸延遲太大，則很可能在時鐘的上升沿或下降沿不會選擇準確的邏輯。通用數字芯片要求在時鐘觸發器的tsetup之前數據必須穩定，以確保邏輯時序準確（見圖1（c））。
對于實際的高速數字系統，由于電磁干擾和其他因素造成的信號，波形可能比我們想象的要差，因此對tsetup的要求要求更高，此時，信號完整性是其中至關重要的一部分。硬件系統設計，必須認真對待。數字系統能否正常工作是信號定時精度的關鍵，信號定時與傳輸線上信號的傳輸延遲和信號波形的損壞程度有關。
信號傳輸延遲和波形破壞是復雜和多變的，但主要是由于以下三個原因破壞了信號完整性：
（1）反射噪聲是由傳輸線，空穴和信號的其他互連引起的不連續阻抗引起的。
（2）信號之間的串擾隨著印刷電路板上電路的密度的增加而增大，信號線之間的幾何距離變小，這使得信號之間的電磁耦合不可忽視，這將大大增加信號之間的串擾。信號。
（3）電源，接地噪聲由于芯片封裝和電源平面之間存在寄生電感和電阻，當電路和輸出電平同時存在大量芯片時，會產生大的瞬態電流，導致電壓波動和電源線和地線的變化，這就是我們通常所說的跳躍。數字系統的結構可能非常復雜，可能包括子板，主板和背板，通過一些連接器或電纜實現板間連接，高速印刷板上的信號通過傳輸連接線，孔以及芯片的輸入和輸出引腳。這些物理連接（包括接地平面和電源平面）因傳輸特性的存在而受損，這可能導致信號完整性受損。
因此，為了確保高速數字系統的正常運行，必須消除由不正確的物理連接引起的負面影響。
2種保證信號完整性的方法當信號線的長度大于傳輸信號的波長時，信號線應視為傳輸線（長線），以及線間互連和板特性的影響需要考慮印刷電路板的電氣特性。在高速系統中，信號線通常被建模為R-L-C梯形電路的級聯。由于整個信號線的分布參數不同，特別是在芯片的輸入和輸出引腳處，這種差異甚至更加明顯。由于阻抗不匹配，信號可以在信號線上產生大的反射。消除反射的習慣做法是盡量減少高速傳輸線的長度，以減少傳輸線的影響。信號線。
實際上，我們還可以在輸出端和輸入端結束匹配電阻，以達到阻抗匹配的目的，并且為了消除信號的反射。當幾條高速信號在線路上并且這些信號線之間的距離非常接近時，串擾對系統的影響不容忽視。兩條并行信號線之間的串擾可以用圖2建模，圖中“非門”輸出線上的信號將對輸出線“和非門”造成干擾。反過來，“和非門”輸出線上的信號也會對非柵極輸出線產生干擾。從圖中可以看出，如果兩條平行線之間的距離較小，則平行線平行的時間越長，平行線之間的感知耦合和電容耦合越大，串擾越大。從減少感知耦合和電容耦合的觀點來看，消除串擾的最有效方法是增加平行線之間的間隔，同時最小化平行線的平行長度。當然，也可以改變印刷電路板上絕緣介質的特性以減少這種耦合，以減少串擾的目的，但這可能增加電路板的成本。有時在PCB板尺寸要求非常苛刻的情況下，可能無法確保平行線之間有足夠的空間，所以我們應該適當改變布線策略，盡可能保護更重要的信號線，并依靠最終大大消除了串擾。
基于不同的布線拓撲結構，終端策略也可能不同，主要有以下三種方式：單負載網絡一般采用串口終端，菊花鏈結構一般采用交流并聯終端，星形布線一般也采用交流并聯終端（如圖3所示。電源噪聲一直是設計人員頭疼的問題，特別是在高速設計中，消除電源噪聲不再像每個芯片電源引腳上并聯電容的電源濾波器一樣簡單。使用Pi型等效電路和磁珠等，將為去除電磁干擾帶來一些好處。
但是，在高速系統中，由于高頻信號在傳導過程中，其信號通過電源系統（特別是多層板中的平面層）回流而引起的高頻串擾，是最大的來源。高速系統中的電源噪聲。有效的旁路和電源回彈噪聲，即在正確的位置增加去耦電容，如孔上的高速信號也可能對電源產生很大的噪聲，因此有必要增加去耦電容靠近高速洞。
同時，我們還應注意消除系統中不同電源之間的干擾，一般的做法是在一點連接，中間使用EMI濾波器。
3 DSP系統中信號完整性的例子在正交頻分復用OFDM調制解調系統中，時鐘頻率高達167MHz，時鐘頻率為0.6ns，系統由TMS320C6701 DSP和SBSRAM，SDRAM組成， FIFO，FLASH和FPGA（如圖4所示）。 FIFO采用異步FIFO，主要用作前端接口的數據緩存，DSP的DMA高速移動數據到SBSRAM或SDRAM，DSP處理來自多通道緩沖串的數據端口（MCBSP）將BIT流輸出到FPGA進行解碼處理。
由于系統工作在非常高的時鐘頻率，因此系統的信號完整性問題非常重要。首先，系統分割后，系統不僅具有高速部分，而且還具有異步低速部分，分割的目的是著眼于高速部件的保護。 DSP和SBSRAM，SDRAM接口是同步高速接口嗎？它的處理是確保信號完整性的關鍵，具有FIFO，FLASH，FPGA接口使用異步接口，速率可通過寄存器設置，信號完整性要求易于實現。高速設計部分要求信號線盡可能短，盡可能靠近DSP如果DSP信號線直接連接到所有外設，一方面DSP驅動能力可能達不到要求，就另一方面，由于信號布線長度的快速增加，必然會帶來嚴重的信號完整性問題。因此，系統中的具體方法是將高速器件與異步低速器件隔離（如圖4所示），其中TI的SN74LVTH162245用于實現數據隔離，使用精確的選擇邏輯來分離不同類型的數據，與SN74ALB16244形成地址隔離，同時，DSP的地址驅動能力也得到提升。
該解決方案可以縮短高速信號線的傳輸距離，以滿足信號完整性的要求。其次，實現了系統中高速時鐘信號和鍵信號的完整性設計。由于SBSRAM接口時鐘高達167MHz，SDRAM接口時鐘高達80MHz，時鐘信號傳輸延遲大小和信號質量將直接關系到系統的時序是否準確。在設計布線布線時，始終優先考慮這些重要的時鐘線，即通過規劃時鐘線，使時鐘線遠離其他信號線連接，連接盡可能短，并具有接地保護。在這個系統中，由于需要大量的內存（使用4個SDRAM），對于更高同步時鐘的要求，如果使用星形布局，很難保證扇出的能力。時鐘，也會導致PCB布線尺寸的增加，從而直接影響信號的完整性。因此，需要使用時鐘緩沖器分別產生4個相同的，稍微延遲且一致的時鐘，以接收4個SDRAM，這不僅增加了時鐘信號的驅動能力，也確保了信號的完整性（如圖5所示）。
其他關鍵信號，如FIFO讀和寫信號，也應該專心設計。 3，解決了信號的反射和串擾噪聲問題。 這在高速系統中尤為重要，解決方案是通過使用先進的EDA工具并選擇正確的接線策略和端接方法來獲得理想的信號波形。 在本系統的設計中，基于IBIS模型，利用Hyperlynx進行預設計仿真，根據仿真結果，選擇最優的布線策略。 圖6是端到端和非終端信號波形和串擾波形圖，從中可以看出終端在消除反射，振蕩和串擾方面起著明顯的作用。最后，解決系統中的電源和EMI問題。首先，我們必須盡量減少系統中各種電源之間的相互作用，如數字電源和模擬電源通常只連接在一點，而磁珠過濾器的中間，也要選擇合適的位置放置去耦電容，有效地繞過電源和接地回彈噪聲，最后在印刷電路板的頂層和底部（
底部）大面積的銅，有更多的過孔將這些接地層連接在一起，這些措施可以在解決EMI和電源噪聲方面發揮積極作用。系統采用自上而下的設計方案，首先進行系統級設計，將兼容器放置在相對集中區，然后進行重要信號設計，確保在重要信號設計規則下的平滑接線，然后使用EDA軟件有助于消除反射，串擾等噪聲，最后進行電源和EMI設計。
該系統現已通過調試，實踐證明上述確保信號完整性的措施是必要和正確的。隨著新工藝和器件的快速發展，高速器件的應用越來越普遍，高速電路設計已成為人們普遍需要的技術。信號完整性分析在高速設計中起著重要作用，只有在高速設計中解決信號完整性，高速系統才能準確，穩定地工作。本文提出了幾種保證信號完整性的方法和措施，并通過特定高速數字系統的設計和實現驗證了這些方法的可行性，僅供硬件工程師參考和參考。
