我們經常發現在我們認為理所當然的一些規則或事實中經常會出現一些錯誤。電子工程師也會在PCB設計中有這樣的例子。

以下是PCB設計工程師總結出的八大誤區。

一：此板的PCB設計要求不高，配有更精細的線條，自動布條。點評：自動布線必然會占用較大的PCB面積，同時產生比手工布線更多的孔，在大量產品中，PCB板廠商降低價格素考慮除了業務因素，是線寬和孔數，它們分別影響PCB產量和位消耗，節省供應商的成本，它也找到了降低價格的理由。

二：這些總線信號被拉動阻力，放心。評論：信號需要上下拉動的原因有很多，但并非所有信號都需要拉動。上拉電阻拉一個簡單的輸入信號，電流也是幾十微安，但拉一個驅動信號，其電流將達到Ma類，現在系統往往是每個32位的地址數據，有可能被244/245隔離??的總線和其他信號，被拉上，這些電阻上幾瓦的功耗。

三：CPU和FPGA這些不使用I / O端口如何處理它？先把它弄空，稍后再說吧。注釋：如果暫停時不使用I / O端口，外界的一點干擾可能會成為輸入信號的反復振蕩，而MOS器件的功耗基本上取決于門電路的翻轉次數。如果你把它拉起來，每個引腳也會有一個微電平電流，所以最好的方法是設置輸出（當然，外面不能接收其他驅動信號）

四：這個FPGA有很多門可以使用，可以發揮得淋漓盡致。注釋：FGPA的功耗與所使用的觸發器數量和翻轉次數成正比，因此相同類型FPGA的功耗在不同電路的不同時間可能會變化100倍。最大限度地減少高速翻轉觸發器的數量是降低FPGA功耗的基本方法。

 

五：這些小芯片的功耗很低，不考慮。點評：對于不太復雜的內部芯片功耗難以確定，它主要取決于引腳上的電流，ABT16244，無負載的功耗小于1 MA，但其指標是每腳可以驅動60負載（例如匹配數十歐姆的電阻），即滿負載功耗高達60 *當然，16 = 960mA，只有電源電流太大，以至于熱量落在負載上。

六：存儲器有如此多的控制信號，我只需要使用OE和我們在這塊板上發出信號，在接地條上選擇芯片，這樣當數據輸出時的讀取操作要快得多。注釋：當芯片選擇有效（無論OE和我們）時，大多數存儲器功耗比芯片選擇無效時大100倍以上，因此您應盡可能使用CS來控制芯片并最小化如果滿足其他要求，則芯片選擇脈沖的寬度。

七：這些信號怎么沖了啊？只要匹配良好，就可以消除。注釋：除少數特定信號（例如100BASE-T，CML）外，有超調，只要它不是很大，并且不一定需要匹配，即使匹配不匹配最好。像TTL輸出阻抗小于50歐姆，有的甚至20歐姆，如果還配有這么大的匹配電阻，那么電流非常大，功耗也是不可接受的，除了信號幅度太小外不能使用，輸出中的一般信號高和輸出低功率的通常輸出阻抗是不一樣的，沒有辦法完美匹配。因此，只要過沖就可以接受TTL，LVDS，422和其他匹配的信號。

八：降低功耗是硬件人員的事，與軟件無關。評論：硬件只是一個階段，唱歌是軟件，總線幾乎每個芯片訪問，每個信號的翻轉幾乎全部由軟件控制，如果軟件可以減少外部內存訪問次數（更多使用寄存器變量） ，更多地使用內部CACHE等），及時的響應中斷（中斷通常是低電平有效和帶上拉電阻）和特定單板的其他特定措施將對降低功耗做出重大貢獻。