處理高速電子系統時信號完整性的問題一直很難處理，特別是當越來越多的芯片工作頻率高于MHz時，信號的邊緣越來越陡峭（已達到PS水平），這些高速設備性能的提高增加了系統設計的難度。同時，高速系統體積的減小使得PCB板的密度迅速增加。

 

信號完整性已成為新一代高速產品設計中越來越值得注意的問題。信號完整性（SI）是一種信號完整性問題，是指信號在電路中以正確的時序和電壓進行響應的能力。

 

從廣義上講，信號完整性問題反映在反射，串擾，接地炸彈和延遲等中。反射反射現象的原因是在信號傳輸線的兩端沒有適當的阻抗匹配。一部分信號功率通過傳輸線傳遞到負載，而另一部分反射到源。

 

布線的幾何形狀，不正確的端接，通過連接器的傳輸和電源平面的不連續都將導致信號反射。串擾信號串擾是在沒有電連接的情況下由信號線產生的感應電壓和感應電流之間的電磁耦合現象。這種耦合將使信號線充當天線，其電容耦合觸發耦合電流，感知耦合觸發耦合電壓，并隨著時鐘速度的增加和設計尺寸的減小而增加。由于信號線上的交流信號電流通過，產生交變磁場，并且磁場中的其他信號線將感測信號電壓。在低頻帶中，導體之間的耦合可以建立為耦合電容模型，并且在高頻段中，它可以被建立為LC集中參數線或傳輸線模型。

 

另外，PCB板層參數，信號線間距，驅動端和接收端的電氣特性，以及信號線端接模式對串擾有一定影響。地面炸彈主要來自電源路徑和IC封裝引起的分布式電感器的存在。當系統速度越快，同時轉換邏輯狀態的I / O引腳數越多，就會產生更大的瞬態電流，導致電壓波動并改變電源線和地線，通常被稱為接地反彈。

 

接地反彈噪聲將導致系統的邏輯運算產生錯誤動作。延遲延遲是指PCB板導線上信號的傳輸延遲，速度有限，信號從發送端到達接收端。

 

信號的延遲會影響系統的時序，在高速數字系統中，傳輸延遲主要取決于導線的長度和導線周圍介質的介電常數。確保信號完整性改善反射反射的方法是幾種重要的干擾源之一。

 

 

為了改善由線路阻抗不匹配引起的反射現象，可以選擇布線拓撲和端子匹配的方法。使用適當的布線拓撲方法來改善反射，通常不需要添加額外的電子元件。常見的布線拓撲方法有：樹法，菊花鏈法，星法和環法，如圖1所示。其中，樹法是最差的布線方法，它引起最大量的反射，容易產生額外的負載效果和響鈴現象;菊花鏈法是一種更好的接線方法，適用于地址或數據總線和并行端子布線; Star方法適用于串行端子的接線，但條件是輸出緩沖器（驅動器）

 

 

必須是低輸出阻抗和高驅動能量，環路方法基本上類似于菊花鏈方法，但環路方法將消耗更多的環路面積，并且共模噪聲的免疫能力差。

 

圖1拓撲布線方式除布線拓撲方法外，端子匹配是克服反射現象干擾的最有效方法。傳輸線的特征阻抗通常是固定值。對于CMOS電路，信號驅動端的輸出阻抗相對較小，而接收端的輸入阻抗相對較大。

 

在最后一個接收e處可以匹配電阻器信號的nd，使得并行匹配和接收端的結果可以與傳輸線的特征阻抗相匹配，并且信號的性能得到更好的改善。在串擾電路的設計中，感知串擾通常大于容差串擾，因此可以著重考慮導體之間的互感問題。

 

兩個導體之間的感知串擾系數C可以通過以下公式獲得：常數K取決于信號建立的時間和信號線的干擾長度（平行長度），H是信號線到信號線的距離板形成，D是兩條干擾線中心的距離。

 

K值的計算是復雜的，但由于它總是小于1，因此串擾系數的最壞情況是：根據上述兩種情況，減少串擾的主要方法是盡可能增加之間的距離。線（增加D），盡可能靠近地層的信號線（減少H），減少兩條線的平行長度（減小K值）。從實際的角度來看，最可行的方法是增加線之間的距離。為了抑制接地反彈的影響，首先要降低IC封裝的分布電感。其次，采用IC封裝技術，分布電感較少，表面SMD封裝通常比DIP封裝的接地反彈低30％。然后是降低印刷電路板末端的分布電感。由于電感與導體長度成正比，與寬度成反比，因此很容易在高速數字系統中反彈。一個或多個接地層可以放置在內層中，并且接地層的尺寸較寬，這可以減小接地端電路的電感。此外，電路的設計應避免允許邏輯門盡可能多地驅動過多的負載。

 

因為在數字電路中，如果存在多個并行邏輯器件，則總輸入電容是每個邏輯器件的輸入電容的總和。視頻分配器在使用一路輸出視頻信號到多個視頻設備時的信號完整性分析，請考慮使用VGA視頻分配器。實現這一目標的主要方法有：晶體管放大驅動多通道輸出和集成芯片視頻分配器兩種。由于前者電源電壓低，電路的動態范圍小，而且高頻衰減大，只能用在這兩個方面要求不高。

 

 

因此，為了使設計的分銷商能夠實現高保真傳輸，本文采用集成芯片作為視頻驅動器。 15針VGA母插頭用作視頻信號的輸入和輸出接口，信號在VGA插頭后分別分為行，場和R，G和B信號。

 

 

線路和場信號由晶體管放大到輸出端，R，G，B信號由集成芯片MAX4020視頻放大器驅動器和終端濾波網絡濾波并發送到輸出端，如圖2所示。 MAX4020是一個單位增益放大器，+ 5V電源驅動，輸出電流高達120mA。在VGA分配器的設計中，信號完整性最突出的問題是阻抗匹配。理想傳輸線L由內部電阻為R0的數字信號驅動源驅動，傳輸線的特征阻抗為Z0，負載阻抗為RL，如圖3所示。如果端子阻抗（B點）與傳輸線阻抗（點A）不匹配，形成反射，反射電壓幅度由負載反射系數ρL確定。

 

ρL可以從以下公式導出：

 

ρL=（RL-Z0）/（RL + Z0）

 

當從端子反射回來的電壓到達源端時，它可以反射回負載端，形成兩個反射，此時反射電壓的幅度由源反射系數RHS確定，RHS可以從以下公式：

 

 

ρs=（R0-Z0）/（R0 + Z0），只要匹配電路設計成滿足源阻抗R0等于特征阻抗Z0的傳輸線，或者負載阻抗RL等于傳輸線特征阻抗Z0可以是。在實際電路設計中，源端阻抗通常用作負載端阻抗的端匹配方法，并且在負載端增加對地的電阻以實現匹配。由于系統負載阻抗為75Ω，芯片輸出電阻為8Ω，因此只要67Ω匹配電阻RTO在源端連接即可。插入的串聯電阻值加上驅動源的輸出阻抗應大于或等于傳輸線阻抗（輕微超過阻尼）。該匹配方法使源側反射系數為零，從而抑制從負載反射回來的信號。優點是每條線路只需要一個終端電阻，不需要連接電源，功耗小。在實際調試中獲得的圖像沒有陰影，雪花，但略深。

 

 

原因是使用這種終止方法，源極側匹配電阻器被分成輸出電路，導致暗圖像顯示。電路配置如圖4所示：在反饋端添加接地電阻RG，以放大電路的驅動電壓。設計時應注意反饋電阻RF和輸入電阻RG電阻的選擇，以符合系統配置。電阻超過組件增加電壓噪聲，影響放大器的輸入容量，導致不必要的0極點，降低帶寬甚至產生振蕩。

 

調試結果：圖像以與輸入相同的方式顯示。

 

 

 

現代高等教育的模擬分析d。電路設計，仿真分析工具可以給設計人員提供準確，直觀的設計結果，及早發現隱患，及時修改，縮短設計時間，降低設計成本。 BoardSim是HyperLynx公司開發的仿真工具。 BoardSim用于在布線后快速分析設計中的信號完整性，電磁兼容性和串擾問題，生成串擾強度報告，區分和解決串擾問題。無阻抗匹配和阻抗匹配后的電路仿真結果如圖5所示。正如您所看到的，電路示波器中沒有阻抗匹配的接收端電壓波形具有較大的過沖和下沖，因此在接收端IC每個周期都會收到一個非常陡的時鐘信號，這樣的波形會引起強烈的電磁輻射。

 

匹配電路表明通過仿真很好地解決了信號完整性問題。結論本文分析了高速電路設計中信號完整性的問題，提出了一些提高信號完整性的措施，并結合VGA視頻分配器系統的設計過程，分析了提高信號完整性的方法。 。實踐證明，正確的電路設計與合理的建模仿真相結合是解決高速系統設計中信號完整性問題的有效措施。