信號完整性是指信號在經過一定距離傳輸路徑后相對于特定接收端口的指定發送端口信號的恢復程度。在討論信號完整性設計的性能時,如果指定不同的收發器參考端口,則應使用不同的指示器來描述信號減少的程度。通常,指定的收發器參考端口是發送芯片輸出端和接收芯片輸入端的波形可測量點,此時主要使用上升/下降和保持時間等指標來描述其程度。信號減少。當指定的參考端口是信道編碼器的輸入端和解碼器的輸出端時,誤差率用于描述信號減少的程度。電源完整性是指系統電源在某個傳輸網絡之后根據指定的設備端口相對于設備的工作電源要求的程度。同樣,對于同一系統中的同一設備,如果指定端口不同,則正常操作的功率要求也不同。
通常,指定的器件參考端口是芯片電源和接地連接引腳上的可測量點,此時芯片的手冊應在該端口給出相應的指示器,通常用于紋波大小或電壓最大偏差范圍。典型背板信號傳輸的系統框圖如圖1所示。本文中,術語系統包含信號傳輸所需的所有相關硬件和軟件,包括芯片,封裝和PCB板的物理結構,電源和電源傳輸網絡,信號通信所需的所有相關電路實現和協議。在設計時,硬件需要提供可配置的支持和電信號有源/無源互連結構,需要軟件提供信號傳輸協議和數據內容。但是,由于這些支持和互連結構將顯示電信號傳輸的某種頻率選擇性衰減,因此它將對信號和電源的完整性產生影響。
同時,在相同的傳輸環境中,不同的傳輸協議和不同的數據內容表達具有不同的適應性,因此,有必要根據實際傳輸環境進一步選擇或優化可行的傳輸協議和數據內容表達。圖1背板信號傳輸布局完整性問題的系統框圖,分析和設計背板系統中的硬件支持和無源互連結構基本上是在級聯平板結構上實現的。該疊層平板結構可由3種類型的元件組成:正結構,負膜結構和通孔。正結構有時被稱為信號層,層上的布線大多是信號線或分立電源線的邏輯連接,在平板光刻中所有的線都會以相同的圖形方式出現;負結構有時被稱為平面層(細分為電源平面層和地平面層),層上基本相同邏輯的一個或幾個連接(通常是電源連接或接地連接)實現于大面積的銅,由光刻工藝中的相反圖表示,并且孔通過這些銅用于不同層之間的物理連接。在當前的制造工藝中,芯片,封裝和PCB板主要在類似的結構上實現。布局完整性設計的目標是為系統提供足夠好的信號路徑和電力傳輸網絡。
電流密度分布對于布局完整性的設計和分析具有重要意義,因為電流密度可以直觀地顯示寄生耦合位置和信號強度,從而有助于布局調試器有針對性地采用耦合或解耦方案。 。對于信號完整性,首要任務是確保信號路徑在某種負載情況下呈現出良好的匹配,同時避免寄生耦合變化已經設計成匹配的情況。電磁場仿真不僅可以精確計算實際布局結構中信號路徑的匹配條件,還可以計算信號路徑周圍結構引起的寄生耦合(如果信號線被包圍,通常稱為串擾),并且其強度可以直接表示為圍繞周圍線或平面的電感產生的電流密度。這有助于優化布局結構。除了改變線路距離外,改變周圍的其他電磁電路環境也會導致信號傳輸和串擾狀態的變化。
例如,在層之間使用屏蔽可以改善最初放置在頂層的布線信號的傳輸或串擾性能。對于電源完整性,增加電源和地之間的電容耦合可以濾除電源中的AC波動。在實際應用中,經常采用增加去耦電容的方法。電流密度的動態顯示可以幫助設計人員直觀地了解電網中振蕩的原因。
這有助于設計人員確定去耦電容的最佳位置。圖2模擬了一個簡單的電力傳輸網絡,其中電源平面和地平面是規則的矩形,這有助于定性驗證電磁場仿真結果。工作裝置和電源分別連接到矩形的兩個對角線。假設工作裝置對供電網絡的阻抗為20。
電磁場模擬可用于觀察來自端口1的電流流入,通過電力傳輸網絡,然后從端口2丟失狀態流出。圖2簡單的電力傳輸網絡模擬在電源連接處使用穿孔來縮短電源平面和接地層,以模擬電源的連接(假設電源的內部電阻非常小,可以忽略) 。仿真結果表明,輸電網絡在1GHz頻段有3個主要諧振區,分別在200MHz,500MHz和1GHz附近。諧振區域的存在會對電源完整性產生一定影響:如果工作設備(在典型CMOS器件的情況下)工作在諧振頻率點,則會產生相同頻率點的電源電流要求,但由于諧振的存在,從電源端到設備的電源輸入會產生明顯的壓降,結果,工作裝置上的實際工作電壓沒有達到預期值,導致性能下降設備,甚至不能正常工作。解決上述問題的常用方法是增加去耦電容,使電網的諧振區域遠離器件的工作頻率。通過電流密度分布的顯示可以理解振蕩的原因,從而采用有針對性的方法。
對于上述電源網絡,可以增加一個過孔模擬去耦電容,通過改變孔的位置來觀察諧振模和諧振點的變化,從而找到放置去耦電容的最佳位置。從TTL,GTL到HSTL,SSTL和LVDS的電路完整性設計和分析,目前芯片接口物理標準的演變反映了集成電路技術的不斷進步,也體現了高速信號傳輸要求的不斷提高。從布局完整性的分析過程可以看出,只有結合互連結構兩端負載特性的仿真結果才具有實際意義,負載特性由連接的電路特性決定,因此在完整性設計中理解這些接口標準是非常必要的。隨著傳輸速率的提高,翻轉速率控制電路和驅動負載控制電路得到廣泛應用,為完整性設計人員提供了更多的優化空間。在具體的完整性分析中,電路設計gners需要考慮如何實際實現這些控制,因為它們會影響電路的負載特性以及波形性能。
另外,有必要考慮在芯片上實現去耦電容。圖3所示的電路仿真圖包括芯片,封裝和PCB板信號線路互連和電源互連的等效模型。驅動電路和接收電路使用IBIS模型(也可以用SPICE模型代替)。使用該仿真電路,我們可以觀察虛擬系統工作時任何點的信號波形或功率波動情況。信號完整性通常與時鐘信號的抖動和信號波形的上升/下降/保持時間有關。
在對電路進行瞬態仿真后,可以使用ADS2005A中包含的眼圖工具自動計算每個抖動分量的值。電源完整性通常與工作設備所承受的實際電源電壓波動有關,即圖3中的Vchip。在實際分析中,系統集成設計驗證器無法檢測到芯片內部的電源端口,因此可以沒有觀察到芯片端口電源波動和地面彈性噪聲,只能發現封裝外部排水腳測得的電源和接地是相當穩定的。但是,應該在芯片端口上定義最終決定設備正常運行的電源,此時封裝端口的測量結果不反映電源完整性狀態。因此,芯片制造商必須提供封裝模型來模擬芯片端口處的電源波動和接地彈性噪聲對于上面的例子,進一步考慮芯片內部,封裝內部和PCB板上的去耦電容
采用分別掃描去耦電容值的仿真方法,觀察了去耦電容對電源完整性的影響。圖4仿真去耦電容效用的簡化示意圖仿真結果表明,PCB板和封裝中的去耦電容沒有明顯的影響,是增加I / O端口電容的最有效方法。芯片電路設計。此外,可以觀察到信號完整性和電源完整性之間的相關性,并且當改變不同的去耦電容值時,不僅影響電源波動和接地彈性噪聲條件,而且信號波形也會改變。
對于需要高控制信號路徑抖動的設計,還需要考慮電源完整性對抖動的影響。系統完整性設計和分析系統完整性設計和分析的必要性可以通過一個簡單的例子來說明。圖2中的簡單電力傳輸網絡的仿真結果表明,在所有頻率點都不存在高阻抗。此時,電源完整性與激勵信號的頻譜直接相關,并且如果系統測試中的激勵信號避免3個諧振區,則它將不會表現出高阻抗特性。因此,確定激勵信號的頻譜分布是分析和設計的前提。
并且激勵信號的頻譜分布基本上由其數據內容決定,并最終歸因于協議的設計。另一個更實際的例子是從并行總線到串行總線的計算機硬件接口的當前趨勢,例如從PCI-X到PCI-E以及從ATA到SATA。
所使用的源和信道編碼技術,例如時鐘擴頻,預加重技術等,可以改善特定環境中信號的傳輸性能。結合信號完整性和電源完整性的定義,參考端口的選擇需要滿足可測試性原則,這對工程實現或調試具有直接意義。但是,對于設計鏈中不同位置的設計人員來說,可測試性的含義并不相同。對于芯片設計人員來說,芯片之間的互連結構可以使用特定的測試芯片進行設計,然后使用探針表進行測試,但對于板級設計人員來說,不可能測試成品芯片甚至封裝的互連結構特性。在手中。當在信道解碼器的輸出端定義信號完整性的參考端口時,誤碼率的測試非常重要。
例如,擴頻時鐘的分析,只在相關解調器的輸出中可以比較信號傳輸的質量,測量將用于誤差計,并且在不可能測試的環境中只能依賴于誤碼率模擬和其他方法。上述情況要求協議算法,電路結構和互連結構的影響可以集成到仿真分析中,目前的仿真工具可以滿足這一要求。在分析現有系統時,由于系統完整性分析包含很多因素,加上協議建模需要相當多的工作量,因此,更實用的方法是直接測量協議流(使用邏輯分析儀等)儀器),并將其作為電路激勵轉移到仿真平臺。該方法可以在發生故障時準確地再現系統應用場景,并有助于在現場調試故障系統。
分析過程也可以在設計過程中使用,使用測試方法直接獲得待分析接口的協議數據,用于預驗證的電路設計和布局設計,但是,當硬件還未進行時實施后,將規范或以前的經驗值與模擬結果進行比較。結論信號完整性和功率完整性系統的分析和設計的基本要求來自數據傳輸速率的快速增加,這將先前微秒(VS)的邊緣或保留時間減少到納秒(NS)甚至甚至皮秒(PS)。如此高的帶寬要求使得僅考慮布局級解決方案難以滿足系統的正常工作需求。此外,集成電路的工藝開發使得集成度大大提高,并且芯片上電流密度的快速增加使得這一點成為可能問題更嚴重。
因此,有必要從整個系統設計的開始就考慮信號完整性和電源完整性的問題。 相應地,系統仿真還為仿真工具,完整的仿真過程,方便的操作手段和與測量的緊密結合提出了新的挑戰,以便快速有效地解決完整性問題。