引言隨著數字技術和計算機技術的進步，數字化儀的采樣率得到了極大的提高。目前，采樣率為10GS / s的數字儀表產品，可以處理5GHz的模擬信號。數字化儀采樣率提高的根本原因是AD5463采用AD采樣芯片的速度提高，AD5463采用12位AD采樣芯片，采樣速率高達500MSPS。隨著設備時鐘頻率的增加，信號完整性問題變得更加嚴重。對于大多數電子產品，當時鐘頻率超過100MHz時，信號完整性問題變得很重要。時鐘頻率的增加使得控制特性阻抗和良好的傳輸線終端變得很重要。特征阻抗不會發生變化，良好的終端將從根本上消除振鈴現象，在一定條件下，串擾和地彈以及軌道坍塌都會在一定程度上降低。 HyperLynx是Mentor的產品，它在布局布線之前提供預模擬，在布局布線之后提供后模擬。使用HyperLynx計算差分阻抗可簡化設計過程，從而獲得更高效和準確的結果。

 

本文利用HyperLynx作為輔助，解決了高速數據采集板遇到的阻抗匹配問題。

 

采集板技術指標及關鍵器件選擇本設計中高速數據采集板的技術指標如下：a）垂直分辨率12BIT; B）雙通道同時工作交替采樣，單通道采樣率500MSPS; C）有效分辨率大于或等于10比特; d）信噪比SNR> 62dB。

 

采集板系統的主要器件是ADC芯片，時鐘芯片以及通道上的模擬放大器和濾波器。通過對性能指標的綜合分析，我們選擇ADS5463作為ADC芯片，AD9517-3作為時鐘芯片。

 

數據采集??板遇到的阻抗匹配問題主要集中在這兩個芯片上。 ADS5463的采樣率為500MSPS，垂直分辨率為12位，有效分辨率位數為10.5位。 ADS5463的時鐘信號輸入幅度范圍很寬，輸入時鐘信號的峰值最大可達3伏。 ADS5463的SNR與時鐘信號的幅度，共模電壓的大小，溫度和電源電壓的紋波有關。時鐘信號的幅度對信噪比有很大影響，時鐘信號的峰值越高，Snr越高。

 

數據輸出格式為LVDS級別。 AD9517是一款可編程的12通道時鐘發生器。 AD9517內置一個2GHz VCO，可產生高達800MHz的LVDS時鐘信號以及1.6GHz LVPECL時鐘信號。

 

通過設置寄存器，可以生成不同頻率標準和不同頻率的時鐘輸出信號。為了最大化ADS5463的信噪比，AD9517的輸出時鐘使用LVPECL電平。 LVPECL的信號設置為800mV，輸出阻抗非常低，因此具有強大的驅動能力。 ADS5463的輸出為LVDS電平，AD9517輸出為LVPECL電平，兩者均為差分信號。

 

為了控制差分線的阻抗并找到良好的終端方案，下面推導出差分阻抗的定義。

 

差分線的阻抗

 

對于FR4材料的邊緣耦合微帶線，差分阻抗約為：

 

應用HyperLynx解決高速采集板阻抗匹配問題

 

在公式中，Zdiff表示差分阻抗，單位為Ω; Z0表示未耦合時的單端特征阻抗，s表示信號線邊緣的間距，單位為mil; h表示介質厚度在信號線和返回路徑平面之間，FR4介質的介電常數確定公式中的兩個系數0.48和0.96。

 

對于FR4材料的邊緣耦合帶狀線，差分阻抗約為：

應用HyperLynx解決高速采集板阻抗匹配問題

 

在該公式中，FR4介質的介電常數確定公式0.37中的兩個系數，2.9，B表示平面之間的總介質厚度，其余為相同的公式（1）。

 

在傳輸線中，由導線引起的總衰減為：

應用HyperLynx解決高速采集板阻抗匹配問題在公式中，Len表示傳輸線的長度，單位為In; z0表示傳輸線的特征阻抗，單位為Ω; w表示線寬，單位為mil; f表示正弦波頻率分量，單位是Ghz; acond表示由導線引起的總衰減，單位為dB

 

36該參數與FR4介質的介電損耗因子tan（delta）有關，FR4的介電損耗因子tan（delta）為0.02。

 

阻抗匹配和傳輸線終端為了使AD采集系統滿足設計指標，借助HyperLynx仿真軟件，完成ADS5463采集系統的板級仿真，減少甚至消除阻抗不匹配引起的振鈴或終止錯誤，使AD采集系統能夠在指定頻率（500MHz）下正常工作。

 

通過使用上面的公式（1）（2）（3）計算和分析實驗結果。

 

高速數字采集板信號完整性驗證板的疊層結構如圖1所示。

 

應用HyperLynx解決高速采集板阻抗匹配問題

 

圖1驗證板的層壓結構

 

為了使多層印刷電路板能夠滿足正常工作時的電磁兼容性和靈敏度標準，應從信號返回路徑，電源和形成阻抗兩個方面考慮多層印制電路板的分層和堆疊設計。對于多層板中的傳輸線，驅動器所承受的阻抗主要由信號路徑的阻抗和最近的平面決定，而不管實際連接到驅動器返回端的平面如何。對于高速數字電路板，信號線的良好終端非常重要。我們希望驅動器控制阻抗，以便在設計時輕松實現信號線的良好端接。為了滿足阻抗可控的要求，在設計高速數字板時，布線層應與圖像平面層相鄰，重要的信號線應靠近地層。這里的像平面層是指功率層和層，即信號的返回路徑應該是功率層或地層。電路板InnerSignal1上的信號層遵循上述設計原則。

 

InnerSignal1與GND1和VCC1的兩個圖像平面層相鄰，形成帶狀線結構，通過在設計時控制介質的厚度和線的寬度，便于控制傳輸線的特征阻抗。除了信號返回路徑之外，電源和接地阻抗也是分層時要考慮的因素。為了減少地面拋射物和軌道坍塌，在設計中應盡可能減小電源與地面之間的感知阻抗。為了最小化電源和地之間的感知阻抗，電源平面和接地平面需要相鄰且盡可能接近。 FPGA的核電壓力在VCC2電源層。

 

電路板VCC2和GND層上的電源層相鄰，介質厚度僅為5mil，這將使VCC2和GND之間的電感更小。驗證板上的器件是：AD9517時鐘芯片用于提供ADS5463時鐘，ADS5463用于數據采集，兩個FPGA用于Altera公司的StratixII系列EP2S60用于接收和處理AD采集的數據，

 

LT1764五塊用于在電路板上提供電源。首先，分析ADS5463的時鐘線。為了使ADS5463具有高信噪比，AD9517的輸出時鐘設置為LVPECL電平。

 

從AD9517到ADS5463的驗證板上的時鐘線布局如圖2所示。

 

應用HyperLynx解決高速采集板阻抗匹配問題

 

圖2：線路的PCB布局圖時鐘信號采用交流耦合并聯終端的方法。圖2中的R517是一個并聯終端電阻，電阻值為100歐姆。 C523和C522是交流耦合直電容，電容值為0.1Nf，c523和C522的存在將使ADS5463時鐘信號與ADS5463自帶2.5V參考電平作為共模電壓。 R515和R516為零，在此設計中不起作用。由于LVPECL輸出是噴射輸出結構，因此需要將兩個電阻器拉至DC偏置電壓。電阻R513和R514用于提供電阻值為200Ω的偏置電壓。時鐘線clk-，clk +布局在頂層，用于一對邊緣耦合微帶線。微帶線clk-和clk +的結構為：S = 4mil，h = 5mil，Z0 =62.72Ω，介質為FR4。 Zdiff =99.03Ω可以通過公式（1）計算。顯然，傳輸線的特征阻抗與終端電阻R517的電阻值非常不同，并且時鐘信號具有非常輕微的反射。 HyperLynx仿真軟件用于模擬時鐘線clk-and clk +。

 

ADS5463時鐘輸入接收的時鐘信號的眼圖如圖3所示。圖3的六邊形部分和矩形的邊界是眼圖的測試模板，其他部分是眼圖的眼圖。接收端。對于LVPECL電平，噪聲容限為200mV。典型輸出電壓值為800mV，最大閾值電壓為300mV。 ADS5463上升時間和下降時間的典型值為500ps（注意：上升時間和下降時間是指上升沿長度和下降20％至80％所需的時間）。基于這些參數，我們為眼圖測試設置了一個模板。

 

用于眼圖測試的模板是圖3中的六邊形。

 

應用HyperLynx解決高速采集板阻抗匹配問題

 

圖3：信號眼圖模擬結果顯示眼圖寬度為1ns，眼圖高度約為850mV，超調高度約為80mV，接收端的眼圖確實如此不要觸摸模板。根據以上分析，ADS5463接收的差分時鐘信號符合LVPECL電平和ca.n用于AD采集系統。模擬的眼圖并不完美，眼圖中產生的振鈴和過沖的小振幅與端電阻，矯直電容和提供偏置電阻的電阻短路線引起的阻抗變化有關。 。

 

減少這些短樁線的長度將進一步改善眼圖的質量。除時鐘線外，電路板上另一組需要模擬的重要信號線是ADS5463數據線。 ADS5463 AD通過12位數據總線將數據轉換為StratixII進行處理。 AD時鐘線模擬完成后，下一步是模擬AD的數據線。

 

電路板上的數據線布局如圖4所示。

 

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圖4數據線的PCB布局圖確認板上的第二組傳輸線是數據線D5 + / D5-。差分線是ADS5463和StratixII之間的數據線。 ADS5463為發送器，StratixII為接收器，StratixII提供100ΩOmega芯片上端連接。數據傳輸速率為500MHZ，LVDS級。第二組傳輸線的長度為2.83英寸，傳輸線大部分位于Signal1信號層，頂層只有很短的部分。對于D5 +，頂層微帶線的長度為105.86mil（0.10586in），D5電纜頂部的微帶線長度為95.07mil（0.09507in）。也就是說，發生阻抗突變的傳輸線的長度足夠短，盡管仍然會發生反射，但這些反射會被信號的上升或下降所模糊，以及這些反射對傳輸信號完整性的影響行可以忽略。

傳輸線D5 + / D5的特征阻抗由Signal1信號層的一部分確定。對于信號層Signal1部分中D5 + / D5-的帶狀線; Z0 =52.43Ω，B = 12mil，S = 9mil，介質為FR4。通過式（2），Zdiff =99.13Ω。

 

也就是說，帶狀線的差分阻抗是Zdiff =99.13Ω。 HyperLynx仿真軟件用于模擬ADS5463的數據線D5和D5 +。

 

由接收端的StratixII獲得的數據信號的眼圖如圖5所示。

 

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圖5數據信號的眼圖圖5的六邊形部分和矩形的邊界是眼圖的測試模板，其他部分是接收端的眼圖。對于LVDS級：TIA / EIA-644A標準規定，如果噪聲容限為147mV，則最小輸出差分電壓為247mV，最大閾值電壓為100mV。 StratixII系列器件的LVDS接口最大下降時間為180ps，最大上升時間為160ps（注意：上升時間和下降時間是指上升沿長度和下降20％所需的時間。到80％）。

 

基于這些參數，我們建立了用于眼圖測試的模板，用于圖像測試的模板是圖5中的六邊形。模擬結果顯示接收端眼圖的寬度為2ns，接收高度端眼圖約為300mV，最小眼高200mV大于LVDS接收器的要求，接收端??振鈴小于20mV。接收端的眼圖不會觸及模板。

 

傳輸線D5 + / D5-可以完成500MHz數據傳輸的任務。圖5所示的眼圖并不完美，有輕微的塌陷和小鈴聲。除了傳輸線D5 + / D5-在不同層的部分阻抗不相同外還有輕微的反射，導致D5 + / D5-眼圖由于穿孔的影響而具有一定的振鈴原因。

 

媒體損失和皮膚效應導致眼圖輕微崩潰。在高密度電路板中，信號線的穿透層不可避免地帶來孔。信號線的孔的阻抗通常為25Ω至35Ω。

 

穿孔的阻抗與傳輸線和孔上的電磁場的不連續性不連續，并且除了電源和接地平面外的外孔之外還沒有回流路徑。對于由穿孔引起的阻抗突變引起的反射，通常通過增加設計中孔附近的穿孔來改善信號質量。

 

增加的地面穿孔用作傳輸線的交叉孔處的回流路徑。導線上單位長度的損失由兩部分組成：一部分是線損引起的衰減，另一部分是介質損耗引起的衰減。趨膚效應是導線損耗的主要原因。介質的耗散因子tan（delta）是介質損失的主要原因。根據公式（3），在D5 + / D5-傳輸線上產生的衰減為：Acond = 0.3453dB。

 

輸入FPGA的電壓幅度是ADC輸出電壓幅度的96％。通過更換介電材料，可以減少由導線引起的損耗，從而改善信號質量。 FR4損耗因子tan（Delta）為0.02，這是常用板的較高值。更換板，如圖5所示，六邊形部分和矩形邊框是眼圖的測試模板，其他部分是接收端的眼圖。對于LVDS級：TIA / EIA-644A標準規定，如果噪聲容限為147mV，則最小輸出差分電壓為247mV，最大閾值電壓為100mV。 StratixII系列器件的LVDS接口最大下降時間為180ps，最大上升時間為160ps（注意：上升時間和下降時間是指上升沿長度和下降20％所需的時間。到80％）。

 

基于這些參數，我們建立了用于眼圖測試的模板，用于圖像測試的模板是圖5中的六邊形。模擬結果顯示接收端眼圖的寬度為2ns，接收高度端眼圖約為300mV，最小眼高200mV大于LVDS接收器的要求，接收端??振鈴小于20mV。接收端的眼圖不會觸及模板。

 

傳輸線D5 + / D5-可以完成500MHz數據傳輸的任務。圖5所示的眼圖并不完美，有輕微的塌陷和小鈴聲。除了傳輸線D5 + / D5-在不同層的部分阻抗不相同外還有輕微的反射，導致D5 + / D5-眼圖因為imp而有一定的振鈴原因穿孔行為。

 

媒體損失和皮膚效應導致眼圖輕微崩潰。在高密度電路板中，信號線的穿透層不可避免地帶來孔。信號線的孔的阻抗通常為25Ω至35Ω。

 

穿孔的阻抗與傳輸線和孔上的電磁場的不連續性不連續，并且除了電源和接地平面外的外孔之外還沒有回流路徑。對于由穿孔引起的阻抗突變引起的反射，通常通過增加設計中孔附近的穿孔來改善信號質量。

 

增加的地面穿孔用作傳輸線的交叉孔處的回流路徑。導線上單位長度的損失由兩部分組成：一部分是線損引起的衰減，另一部分是介質損耗引起的衰減。趨膚效應是導線損耗的主要原因。介質的耗散因子tan（delta）是介質損失的主要原因。根據公式（3），在D5 + / D5-傳輸線上產生的衰減為：Acond = 0.3453dB。

 

輸入FPGA的電壓幅度是ADC輸出電壓幅度的96％。通過更換介電材料，可以減少由導線引起的損耗，從而改善信號質量。 FR4損耗因子tan（Delta）為0.02，這是常用板的較高值。要更換板，例如RogersRF35（損耗系數為0.0018），我們可以在接收端獲得質量更好的眼圖。