（一）電子系統設計面臨的挑戰隨著系統設計的復雜性和集成度的大規模提高，電子系統設計人員正在進行100MHZ以上的電路設計，總線工作頻率已經達到或超過50MHZ，有些甚至超過100MHZ。

 

目前，約50％的設計時鐘頻率超過50MHz，近20％的設計頻率超過120MHz。當系統工作在50MHz時，會產生傳輸線效應和信號完整性問題，當系統時鐘達到120MHz時，除非使用高速電路的設計知識，否則基于傳統方法的PCB將無法工作。因此，高速電路設計技術已成為電子系統設計者必須采取的設計手段。

 

只有使用高速電路設計人員的設計技術才能實現設計過程的可控性。

 

（B），什么是高速電路

 

一般認為，如果數字邏輯電路的頻率達到或超過45MHZ~50MHZ，并且在該頻率下工作的電路已占整個電子系統的一定量（例如，1/3），則為叫做高速電路。事實上，信號邊緣的諧波頻率高于信號本身的頻率，這是由信號的快速變化和下降沿（或信號的跳躍）引起的信號傳輸的意外結果。

 

因此，一般認為如果線傳播延遲大于1/2數字信號驅動器端的上升時間，則該信號被認為是高速信號并產生傳輸線效應。信號的傳輸發生在信號狀態變化的時刻，例如上升或下降時間。信號從驅動端傳遞到接收器一段固定的時間，如果傳輸時間小于上升或下降時間的1/2，那么來自接收端的反射信號將在到達之前到達驅動端。信號改變狀態。相反，在信號改變狀態之后，反射信號將到達驅動端。

 

如果反射信號很強，則疊加的波形可以改變邏輯狀態。

 

（III）高速信號的確定上面我們定義了傳輸線效應發生的先決條件，但是你怎么知道線路延遲是否大于1/2驅動端的信號上升時間？通常，信號上升時間的典型值可以通過器件手冊給出，信號的傳播時間由PCB設計中的實際布線長度決定。

 

下圖是信號上升時間與允許的布線長度（延遲）之間的對應關系。 PCB板上每單位英寸的延遲為0.167ns。但是，如果穿孔很多，設備引腳很多，網絡電纜設置較多，延遲會增加。通常，高速邏輯器件的信號上升時間約為0.2ns。

 

如果電路板上有GaAs芯片，則最大布線長度為7.62mm。 Tr被設置為信號上升時間，TPD是信號線傳播延遲。如果Tr≥4Tpd，信號落在安全區域。如果2Tpd≥Tr≥4Tpd，則信號落在不確定的區域。如果Tr≤2Tpd，信號落在問題區域。

 

對于落在不確定區域和問題區域的信號，應使用高速布線方法。

 

（iv）什么是傳輸線PCB板上的布線可以等效于串聯和并聯的電容，電阻和電感結構，如下圖所示。串聯電阻的典型值為0.25-0.55歐姆/英尺，因為絕緣層的并聯電阻通常很高。在將寄生電阻，電容和電感添加到實際PCB連接之后，連接上的最終阻抗稱為特征阻抗Zo。線直徑越寬，越接近電源/接地，或者隔離層的介電常數越高，特征阻抗越小。如果傳輸線和接收器的阻抗不匹配，那么電流信號的輸出和信號的最終穩定狀態將不同，這會使信號在接收端產生反射，這個反射信號將是傳回信號發射器并再次反射回來。隨著能量減弱，反射信號的幅度減小，直到信號的電壓和電流達到穩定。

 

這種效應稱為振蕩，通常可以沿信號的上升沿和下降沿看到信號的振蕩。

 

（五），傳輸線效應

 

基于上述傳輸線模型的定義，總結出來了傳輸線將為整個電路設計帶來以下影響。

 

•反射信號反射信號

 

•延遲和定時錯誤延遲和定時錯誤

 

•多個交叉邏輯級閾值錯誤False Switching

 

•過沖/下沖和下沖

 

•串擾引起的噪聲（或串擾）

 

•電磁輻射EMI輻射

 

5.1反射信號如果線路未正確端接（端子匹配），則來自驅動端的信號脈沖會在接收端反射，從而觸發意外的影響并使信號輪廓失真。當變形變形非常顯著時，會導致各種誤差，導致設計失敗。同時，失真變形信號對噪聲的敏感性增加，并且還會引起設計失敗。

 

如果不充分考慮這一點，EMI將顯著增加，這不僅會影響其自身的設計結果，還會導致整個系統的故障。

 

反射信號的主要原因：線路過長;傳輸線與端部不匹配，電容或電感過大，阻抗不匹配。

 

5.2延遲和定時錯誤信號延遲和定時錯誤表明，當信號在邏輯電平的高閾值和低閾值之間變化時，信號在一段時間內保持不變。

 

過多的信號延遲可能導致定時錯誤和設備功能混亂。當存在多個接收器時通常會出現問題。電路設計人員必須確定最壞情況下的時間延遲，以確保設計正確。

 

信號延遲的原因：驅動器過載，接線過長。5.3多個交叉邏輯電平閾值錯誤在跳轉過程中，信號可能會多次越過邏輯電平閾值，從而導致此類錯誤。多次交叉邏輯電平閾值誤差是信號振蕩的一種特殊形式，即信號的振蕩發生在邏輯電平閾值附近，多次越過邏輯電平閾值將導致邏輯??功能失調。

 

反射信號的原因：線路過長，傳輸線未完成，電容或電感過大，阻抗不匹配。

 

5.4過沖和底部沖擊過沖和下沖的原因來自兩個方面，即長線或信號變化太快。

 

雖然大多數元件接收器都受輸入保護二極管保護，但有時這些過沖電平將遠遠超過元件電源電壓范圍并損壞元件。

 

5.5串擾

 

當信號通過時，串擾在信號線上的信號線中表現出來，在PCB板上相鄰的信號將感知相關信號，我們將其稱為串擾。信號線越接近地線，行間距越大，產生的串擾信號越小。異步信號和時鐘信號更可能產生串擾。

 

因此，解決串擾的方法是去除串擾信號或屏蔽嚴重受干擾的信號。

 

5.6電磁輻射EMI（Electro-Magnetic Interference）是電磁干擾，導致包括過量電磁輻射和對電磁輻射敏感兩個方面的問題。 EMI表明，當數字系統帶電時，電磁波輻射到周圍環境，從而干擾周圍環境中電子設備的正常操作。其主要原因是電路工作頻率過高，布線布線不合理。目前，有用于EMI仿真的軟件工具，但EMI仿真器價格昂貴，仿真參數和邊界條件難以設置，這將直接影響仿真結果的準確性和實用性。

 

最常見的方法是將控制EMI的設計規則應用于設計的各個方面，從而在設計的所有階段實現規則驅動和控制。

 

（六）避免傳輸線效應的方法

 

為了應對上述傳輸線問題的影響，我們討論了以下列方式控制這些影響的方法。

 

6.1嚴格控制關鍵網絡電纜的線路長度如果設計中存在高速跳躍邊緣，則必須考慮PCB板上傳輸線路影響的問題。現在常用的具有高時鐘頻率的快速集成電路芯片存在這樣的問題。解決這個問題有一些基本原則：如果使用CMOS或TTL電路進行設計，工作頻率小于10MHz，接線長度不應大于7英寸。 50MHz布線長度的工作頻率不應大于1.5英寸。如果工作頻率達到或超過75MHz，則接線長度應為1英寸。 GaAs芯片的最大布線長度應為0.3英寸。

 

如果超過該標準，則傳輸線存在問題。

 

6.2合理規劃布線的拓撲結構解決傳輸線效應的另一種方法是選擇正確的布線路徑和端子拓撲。行走線的拓撲結構是指網線的布線順序和布線結構。當使用高速邏輯器件時，除非布線支路的長度保持很短，否則邊沿的快速變化信號將被信號干線上的支線失真。

 

通常，PCB布線使用兩種基本拓撲結構：菊花鏈（菊花鏈）布線和星形（星形）布線。對于菊花鏈布線，布線從驅動端開始并依次到達每個接收端。如果使用串聯電阻來改變信號特性，則串聯電阻的位置應靠近驅動端。菊花鏈布線在控制線路的高次諧波干擾方面效果最佳。但這種布線方式具有最低的布頓率并且不容易100％布通過。

在實際設計中，我們要使菊花鏈布線的分支長度盡可能短，安全長度值應為：Stub Delay <= Trt * 0.1。例如，高速TTL電路中的分支末端長度應小于1.5英寸。這種拓撲結構消耗的布線空間更少，并且可以通過單個電阻匹配來結束。

 

然而，這種布線結構使得不同信號接收端的信號接收不同步。星形拓撲可以有效地避免時鐘信號的不同步驟的問題，但是很難在高密度PCB板上手動完成布線。使用自動接線裝置是完成星形接線的最佳方法。每個分支都需要終端電阻。終端電阻的電阻值應與連接的特征阻抗相匹配。

 

這可以手動計算，并且特征阻抗值和終端匹配電阻值也可以通過CAD工具計算。在上面的兩個例子中，使用簡單的終端電阻器，并且實際上可以選擇更復雜的匹配終端。第一個選項是RC匹配終端。 RC匹配端子可以降低功耗，但只能用于信號工作更穩定的情況。這種方法最適合匹配時鐘線信號。

 

缺點是RC匹配端子中的電容可能影響信號的形狀和傳播速度。串聯電阻匹配端子不會產生額外的功耗，但會減慢信號的傳輸速度。該方法用于總線驅動電路，對時間延遲影響很小。

 

串聯電阻匹配端子的優點是可以減少電路板上使用的器件數量和連接密度。最后一種方法是分離匹配終端，這樣匹配元件需要放置在接收端附近。優點是它不會降低信號并且可以很好地避免噪聲。

 

典型的TTL輸入信號（ACT，HCT，FAST）。此外，還必須考慮端子匹配電阻的封裝類型和安裝類型。 SMD表面貼裝電阻通常具有比通孔元件更低的電感，因此SMD封裝元件是首選。

 

如果選擇常見的直插式電阻，還有兩種安裝選項：垂直和水平。垂直安裝方法中的電阻器的短安裝銷減小了電阻器和電路板之間的熱阻，使得電阻器的熱量更容易排放到空氣中。但是，較長的垂直安裝會增加電阻器的電感。由于安裝低，水平安裝模式的電感較低。

 

但是，過熱電阻會漂移，在最壞的情況下電阻變得開放，導致PCB布線端匹配失效，成為潛在的失效因素。

 

6.3抑制電磁干擾的方法信號完整性問題的良好解決方案將改善PCB板（EMC）的電磁兼容性。其中最重要的是確保PCB板具有良好的接地。使用具有接地層的信號層進行復雜設計是非常有效的。另外，電路板最外層信號的最小密度也是減少電磁輻射的好方法，這種方法可以采用“表面積層”技術“構建”設計來做PCB。表面區域層是通過在普通工藝PCB上添加薄絕緣層和用于穿過這些層的微孔組合來實現的，電阻和電容可以埋在表面下，并且單位面積上的線密度將幾乎增加一次，從而減少了PCB的體積。 PCB面積的減小對布線的拓撲結構有很大影響，這意味著縮小電流環路并縮小支路的長度，而電磁輻射與電流電路的面積大致成比例，而體積小功能意味著可以使用高密度PIN封裝器件，從而減少連接長度，從而減少電流環路，

 

改善電磁兼容特性。

 

6.4可以使用的其他技術為了減少IC芯片電源的瞬間電壓過沖，應該為IC芯片增加去耦電容。

 

這有效地消除了毛刺對電源的影響，并減少了印刷電路板上電源回路的輻射。當去耦電容直接連接到集成電路的功率管支路而不是功率層時，光滑的毛刺效果最佳。

 

這就是為什么某些器件插座具有去耦電容的原因，而其他器件則要求去耦電容足夠小以使器件保持距離。

 

任何高速和高功率器件應盡可能放在一起，以減少電源電壓的瞬時過沖。

 

如果有我如果沒有電源層，則長電源連接將在信號和環路之間形成環路，成為輻射源和易感應電路。 構成不跨越相同網絡電纜或其他布線的環路的路由稱為開環。 如果環路穿過相同的網絡電纜，則其他布線形成閉環。 在這兩種情況下，都形成了天線效應（線天線和環形天線）。 天線會向外界產生EMI輻射，并且本身就是敏感電路。 閉環是一個必須考慮的問題，因為它產生的輻射大致與閉環區域成比例。