IC的電源引腳附近有適當的電容，ic輸出電壓可以快速跳變。然而，問題不會止步于此。由于電容是有限頻率響應的特性，因此電容器不能產生干凈地驅動全頻帶IC輸出所需的諧波功率。此外，所形成的電源總線上的瞬態電壓形成穿過去耦路徑的電壓降是共模EMI干擾的主要起因。這些問題應該如何解決？

 

相對于IC上的電路板，在外圍IC的電源層被看作是用于回收一些來自離散電容器中的能量泄漏到清潔輸出提供的高頻能量的優良的高頻電容器。而且，因為優異的功率層電感很小并且合成的瞬態信號的電感也很小，所以降低了共模EMI。

 

當然，電源層向IC電源引腳的布線是數字信號的更快的上升，由于更好地直接連接到墊IC電源引腳布置，有必要分別描述，盡可能短你必須。

 

為了控制共模EMI是解耦的電源層，都必須要具有足夠低的電感是有用的，它必須適當電源層和成對設計為電源層。有人可能會問，有多好？問題的答案取決于電源的層次結構，層之間的材料和工作頻率（IC上升時間的函數）。通常，電源層間距為6密耳，夾層是FR4材料，每平方英寸的功率電平的等效電容為約75 pF的。顯然，較小層的間距是較大的電容。

 

該裝置的300PS 100上升時間不多，根據IC的當前發展速度，使在100?300PS范圍內的上升時間中占有高的比例。上升時間為100至300 ps的電路不會對大多數應用施加3 mil間隔。此時，通過了小于1密耳的層間距，有必要用高介電常數材料，以取代FR4介電材料。現在，陶瓷和陶瓷塑料可以滿足100 ps設計要求300 ps上升時間電路。

 

新的材料和方法，但都受到將來使用，用于從通常的單天的間隔和FR4介電材料6mil 3上升時間電路為3ns往往高端處理諧波并使瞬態信號足夠低就足夠了，即共模EMI可能會下降得非常低。在本文中，PCB疊層設計實例假設層間距為3至6密耳。