如果高速PCB設計像連接原理圖節點一樣簡單，并且在計算機顯示器上看得很漂亮，那將是多么美妙的事情。然而，除非設計人員首先進入PCB設計，或者非常幸運，實際的PCB設計通常并不像他們所從事的電路設計那么容易.PCB設計人員在設計最終正常工作之前面臨許多新的挑戰而且有人承認性能。

 

這是目前高速PCB設計的現狀 - 設計規則和設計指南不斷發展，如果幸運的話，它們將形成一個成功的解決方案。絕大多數PCBS都精通PCB器件的工作原理和相互作用，以及構成電路板輸入和輸出的各種數據傳輸標準的原理圖設計者，可能知道一點，甚至可能根本不知道什么時候會發生什么。小的原理圖連接被轉換成印刷電路銅線以相互配合。通常，原理設計師負責最終電路板的成功或失敗。

 

然而，原理圖設計師對優秀布局技術的了解越多，避免重大問題的機會就越多。如果設計包含高密度FPGAS，那么在精心設計的原理圖之前可能會面臨許多挑戰。

 

這包括數百個輸入和輸出量，超過500MHz（在某些設計中可能更高），焊球間距小至半毫米，所有這些都將導致設計單元之間的過度交互。

 

并發開關噪聲第一個挑戰可能是所謂的并發開關噪聲（SSN）或并發開關輸出（SSO）。

 

大量的高頻數據流會在數據線上產生振鈴和串擾問題，而電源和接地層也會影響整個電路板的地面反彈性能和電源噪聲問題。為了解決高速數據線上的振鈴和串擾，切換到差分信號是很好的第一步。由于差分對上的一條線是吸收（Sink）端而另一條線提供源電流，因此它可以從根本上消除電感效應。當使用差分對傳輸數據時，它有助于減少由返回路徑中的感應電流產生的“回彈”噪聲，因為電流保持在本地。對于高達數百MHz甚至幾GHz的RF，信號理論表明，當阻抗匹配時，可以傳輸最大信號功率。當傳輸線不匹配時，將產生反射，只有一部分信號將從始發者傳輸到接收設備，而其余部分可在發送端和接收端之間來回反彈。

 

在PCB上實現差分信號將在阻抗匹配（和其他方面）中發揮重要作用。

 

差分布線設計差分布線設計基于阻抗控制PCB原理。它的型號有點像同軸電纜。在阻抗受控的PCB上，金屬平面層可用作屏蔽層，絕緣體是FR4層壓板，導體是信號線對（見圖1）。 FR4的平均介電常數在4.2和4.5之間。缺乏制造誤差的知識會導致銅線的過度蝕刻，最終導致阻抗誤差。計算PCB布線阻抗的最準確方法是使用現場分析程序（通常是二維的，有時是三維的），需要使用有限元直接從整個PCB批次中求解麥克斯韋方程。

 

該軟件可以根據線間距，線寬，線寬和絕緣層的高度來分析EMI效應。

 

圖1：同軸電纜和PCBS的比較。 100Ω特征阻抗已成為差分連接器的行業標準值。 100Ω的差分線可以用兩條相等長度的50Ω單端線制成。當兩個布線彼此接近時，線之間的場耦合將減小線的差模阻抗。為了保持100Ω的阻抗，線路的寬度必須略微減小。

 

因此，100Ω差分線對中每條線的共模阻抗將略高于50歐元。理論上，線的尺寸和使用的材料決定了阻抗，但是穿孔，連接器甚至器件焊盤將在信號路徑中引入阻抗不連續性。通常不可能不使用這些東西。有時，為了更合理的布局和布線，您需要增加PCB的層數，或添加諸如埋孔等功能。埋孔僅連接PCB層的部分，但是在解決輸電線路問題的同時，也增加了電路板的生產成本。但有時根本沒有選擇。

 

隨著信號速度變得越來越快，空間越來越小，諸如埋孔之類的額外需求開始增加，這些需求將成為PCB解決方案的成本要素。

 

圖2：差分線設計示例。圖2中所示的橫截面是實際差分線布局的最常見模式。當使用帶狀配線時，信號被FR-4材料夾在中間。當微帶線時，導體暴露在空氣中。由于空氣的介電常數最低（Er = 1），因此頂層最適合放置一些關鍵信號，如時鐘信號或高頻SERIAL-DESerial（SERDES）信號。微帶線應耦合到下面的接地平面，這通過吸收部分電磁場線來減少電磁干擾（EMI）。在帶狀線中，所有電磁場線都耦合到上方和下方的參考平面，這極大地降低了EMI。如果可能，盡量不要使用寬邊耦合帶狀線進行設計。該結構很容易受到參考表面中耦合的差分噪聲的影響。還需要平衡制造PCBS，這是難以控制的。通常，在同一層上控制行間距相對容易。去耦和旁路電容確定PCB的實際性能是否符合預期的另一個重要方面需要通過增加去耦和旁路電容來控制。增加去耦電容有助于降低電源和PCB接地層之間的電感，并有助于控制整個PCB中信號和ICS的阻抗。旁路電容有助于為FPGA提供干凈的電源（提供電荷庫）。傳統的規則是去耦電容應安排在任何方便PCB布線的地方，而FPGA電源引腳的數量決定了去耦電容的數量。

 

然而，FPGA的超高開關速度完全打破了這種刻板印象。在典型的FPGA電路板設計中，最靠近電源的電容器為負載的電流變化提供頻率補償。為了提供低頻濾波并防止電源電壓下降，應使用大的去耦電容。電壓降是由于設計電路啟動時調節器響應的滯后。

 

這個大電容通常是一個具有良好低頻響應的電解電容，頻率響應范圍從DC到數百kHz。每次FPGA輸出變化都需要對信號線進行充電和放電，這需要能量。旁路電容的功能是在很寬的頻率范圍內提供本地能量存儲。此外，需要具有非常小的串聯電感的小電容器來為高頻瞬變提供高速電流。

 

并且在繼續提供電流之后，大電容器在高頻電容器能耗方面的響應慢。電源總線上的大量電流瞬變會增加FPGA設計的復雜性。該電流瞬變通常與SSO / SSN相關聯。具有非常小的插入電感的電容器將提供局部高頻能量，可用于消除電源總線上的開關電流噪聲。這種去耦電容可以防止高頻電流進入器件的電源，必須非常接近FPGA（小于1cm）。

 

許多小電容有時連接在一起作為設備的本地儲能，并快速響應電流要求的變化。通常，去耦電容的布線應該絕對短，包括穿孔中的垂直距離。

 

即使稍微增加也會增加導線的電感，從而降低去耦效果。

 

圖3-典型的PCB層壓板和設計元素（注意BGA焊盤偏離了穿孔）。

 

其他技術隨著信號速度的增加，在電路板上輕松傳輸數據變得越來越困難。

 

還有其他技術可用于進一步提高PCB性能。第一個也是最明顯的方法是簡單的設備布局。為最關鍵的連接設計最短和最直接的路徑是常識，但不要低估這一點。

 

由于最簡單的策略可以獲得最佳結果，為什么還要調整電路板上的信號呢？幾乎同樣簡短的方法是考慮信號線的寬度。當數據速率高達622MHz或更高時，信號轉換的趨膚效應變得越來越突出。當距離很長時，PCB上的一條非常細的線（例如，4或5密耳）將對信號形成大的衰減，就像未設計的衰減低通濾波器一樣，其衰減隨著頻率的增加而增加。背板越長，頻率越高，信號線的寬度越寬。

 

對于長度大于20英寸的背板布線，線寬應達到10或12mil。通常，電路板上最關鍵的信號是時鐘信號。當時鐘線設計得太長或太差時，它會放大抖動并向下游偏移，特別是當速度增加時。您應該避免使用多個層來傳輸時鐘，并且時鐘線上沒有孔，因為穿孔會增加阻抗變化和反射。如果時鐘必須與內層一起鋪設，則上層和下層應使用接地層來減少延遲。設計FPGA PLL時，電源平面上的噪聲會增加PLL抖動。

 

如果這很關鍵，您可以為PLL創建一個“功率島”，在金屬平面上使用較厚的蝕刻，以將PLL模擬電源與數字電源隔離。對于速率超過2Gbps的信號，必須考慮更昂貴的解決方案。在如此高的頻率下，背板的厚度和穿孔的設計對信號的完整性具有很大的影響。當效果更好時，背板厚度不超過0.200英寸。當PCB是高速信號時，數量層數應盡可能小，這可能會限制孔的數量。在厚板中，連接信號層的交叉孔較長，這將在信號路徑上形成傳輸線的分支。埋孔的使用可以解決這個問題，但制造成本非常高。另一種選擇是選擇低損耗介電材料，如Rogers 4350，GETEK或ARLON。

 

與FR4材料相比，這些材料的成本可能幾乎翻倍，但有時這是唯一的選擇。 FPGA還有其他設計技術可以為I / O位置提供一些選項。在關鍵的高速SERDES設計中，可以通過保留（但不使用）相鄰I / O引腳來隔離SERDES I / O.例如，相對于SERDES Rx和Tx，VCCRX＃和VCCTX＃以及球位置，可以保留3x3或5x5 BGA球體區域。或者，如果可能，可以保留SERDES附近的整個I / O組。

 

如果設計中沒有I / O限制，這些技術可以帶來好處而不會增加成本。最后，最好的方法之一是參考FPGA制造商提供的參考板。絕大多數制造商會為參考板提供源布局信息，但由于私人信息問題可能需要特殊應用。這些板通常包含標準的高速I / O接口，因為FPGA制造商在表征和認證其器件時需要使用這些接口。但請記住，這些電路板通常設計用于各種用途，并不一定符合特定的設計要求。盡管如此，它們仍然可以用作創建解決方案的起點。